技术 | FPGA 开发圈

Xilinx中解决高扇出的方法

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。

2019-09-29 | Xilinx, 扇出

静态时序分析概述

静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。

2019-09-29 | 静态时序分析

FPGA时序约束中常用公式推导

在fpga工程中加入时序约束的目的： 1、给quartusii 提出时序要求； 2、quartusii 在布局布线时会尽量优先去满足给出的时序要求； 3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。

2019-09-29 | 时序约束, FPGA

vivado中各个文件的含义

在Xilinx ISE中不同的操作都有不同的文件类型对应，例如综合、布局、布线、生成比特流等都会产生特定格式的文件，在vivado中也是一样，只不过在vivado中，文件的格式相比于ISE中更加同一。

2019-09-27 | Vivado

你真的知道Python的字符串怎么用吗？

Python 中字符串是由 Uniocde 编码的字符组成的不可变序列，它具备与其它序列共有的一些操作，例如判断元素是否存在、拼接序列、切片操作、求长度、求最值、求元素的索引位置及出现次数等等。除此之外，它还有很多特有的操作，值得我们时常温故学习，所以，今天我就跟大家继续聊聊字符串。

2019-09-27 | python

verilog中的initial块、always块详细解释

一个程序块可以有多个initial和always过程块。每个initial和always说明语句在仿真的一开始同时立即开始执行；initial语句只执行一次，而always语句则不断重复的活动着，直到仿真结束。

2019-09-26 | Verilog

Xilinx FPGA中全局时钟资源的使用方法

IBUFDS、IBUFGDS和OBUFDS都是差分信号缓冲器，用于不同电平接口之间的缓冲和转换。

2019-09-26 | Xilinx FPGA, 时钟

PCIx系列之“M-PCIe”

M-PCIe即Mobile PCIe，主要应用对象是智能手机等嵌入式设备。PCI-SIG在PCIe Spec V3.1中引入基于MIPI M-PHY V2.0的M-PCIe。相比于标准的PCIe总线，M-PCIe ECN主要的改动在物理层，通过引入M-PHY，旨在获得更低的功耗以适应嵌入式设备的低功耗要求。

2019-09-25 | PCIe

5分钟教你真正实现任意分频

在大部分的教科书中，都会提到如何分频，包括奇数分频，偶数分频，小数分频等。首先讲述DSS（直接频率合成法）的原理。DDS是重要的频率合成方法，在波形发生器中有极其重要的应用。DDS主要由几部分组成：a) 相位累加器；b) RAM数据读取；c) D/A转换器；d) 低通滤波器。

2019-09-25 | FPGA, UART, Verilog

你真的知道Python的字符串是什么吗？

根据维基百科定义：字符串是由零个或多个字符组成的有限序列。而在Python 3中，它有着更明确的意思：字符串是由Unicode码点组成的不可变序列（Strings are immutable sequences of Unicode code points.）

2019-09-25 | python

xilinx oddr idelay用法简单介绍

我们知道xilinx FPGA的selectio中有ilogic和ologic资源，可以实现iddr/oddr，idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练，在vivado的tools-> language templates中搜索iddr idelay等关键词，可以看到A7等器件下原语模板。复制出来照葫芦画瓢，再仿真一下基本就能学会怎么用了。

2019-09-25 | Xilinx, ODDR

ZYNQ进阶之路4--PL端uart接收设计

在ZYNQ进阶之路3中我们讲解了PL端UART 发送的设计，本节我们讲解PL端实现串口UART的接收设计。

2019-09-24 | Zynq, UART

时序分析的基本概念和术语

发起沿和捕获沿（Launch edge & Capture edge）

2019-09-24 | 时序分析

Python 浮点数的冷知识

上周的PyCoder's Weekly上分享了一篇小文章，它里面提到的冷知识很有意思，作者稍作补充，分享给大家。它提到的部分问题，读者们可以先思考下：若两个元组相等，即 a==b 且 a is b，那么相同索引的元素（如a[0] 、b[0]）是否必然相等？若两个对象的 hash 结果相等，即 hash(a) == hash(b)，那么它们是否必然相等呢？

2019-09-23 | python, 浮点数