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AMD Zynq™ UltraScale+™ RFSoC - RF Data Converter 资源
FPGA市场进入新拐点:Microchip降价背后的逻辑与风向
FPGA 大神 Adam Taylor 使用 ChipScope 调试 AMD Versal 设计
如何阅览vivado工程的时序分析报告——建立时间
本篇文章我们将通过vivado工程实例来向大家介绍如何读懂时序分析报告。
2022-10-12 |
Vivado
,
时序分析
面向mMIMO的Open RAN无线电单元架构
本文以面向mMIMO的有源天线单元架构和主要需求为重点,进一步对RU进行探讨。
2022-10-11 |
mMIMO
,
O-RAN
Vivado FIR IP如何实现滤波器系数快速切换
在信道化到处理中有可能会涉及到滤波器变带宽的需求,这时可以利用IP(以Xilinx为例)提供多系数组功能
2022-10-11 |
雷达信号处理
,
滤波器
AMD 延长全部赛灵思 7 系列器件产品生命周期至少至 2035 年
AMD 赛灵思很高兴正式宣布,对所有 7 系列 FPGA 和自适应 SoC 的支持将至少延长至 2035 年
2022-10-11 |
AMD
,
7系列FPGA
,
每日头条
驾驶监控系统
该演示跟踪驾驶者面部和眼睛的特征,显示头部倾斜角度和眼睛注视方向以识别昏昏欲睡的驾驶者
2022-10-10 |
驾驶监控系统
如何在vivado环境下利用RS IP核实现RS码的编译码
RS码是一种常用的纠错编码,本文主要介绍如何在vivado环境下利用RS IP核实现RS码的编译码。
2022-10-10 |
Vivado
,
RS码
,
ADC
基于 ZYNQ 的激光雷达三维建模
近年来,机器学习,无人驾驶等领域是十分热门的研究话题。在这些领域中,电脑对环境的感知十分重要。
2022-10-10 |
Zynq
,
激光雷达
Vitis AI学习笔记(2): Vitis 开发套件的下载和安装
本文档参考自Vitis Unified Software Platform Documentation Application Acceleration Development-UG1393 (v2020.2) .
2022-10-10 |
Vitis AI
,
Vitis
采用 VMSS 的智能城市
该演示视频展示了使用 Alveo 数据中心加速器卡进行交通监控、人群统计、车牌识别、面罩检测等的智能城市系统设计
2022-10-09 |
VMSS
,
智能城市
被AMD收购后的DPU厂商Pensando
如果你有关注市面上的一些DPU公司的话,你会发现他们面世的时机都比较一致,都是在云服务基础设施开始急速扩大规模之际
2022-10-09 |
AMD
,
Pensando
,
DPU
时序分析基本概念(一)——建立时间
以上升沿锁存为例,建立时间(Tsu)是指在时钟翻转之前输入的数据D必须保持稳定的时间。
2022-10-09 |
时序分析
QSPI闪存的主机编程
本应用说明提供了一个使用外部CPU编程QSPI闪存的参考设计。
2022-10-09 |
QSPI闪存
,
每日头条
,
XAPP1372
【经验分享】Xilinx AXI VIP使用说明
本文就跟大家分享如何使用Xilinx AXI VIP对自己的设计搭建仿真验证环境的方法。
2022-10-08 |
AXI总线
,
FPGA设计
,
AXI-VIP
关于Xilinx ZYNQ Ultrascale+ MPSoC使用原生PS端DP接口实现Live模式输出的经验分享
分享如何使用Xilinx ZYNQ Ultrascale+ MPSoC的PS端原生DP接口实现LIVE模式输出3860*2140,30Hz视频。
2022-10-08 |
DP接口
,
Zynq-MPSoC
基于 FPGA 的图像及视频加密解密系统
本设计使用 Zynq7020 芯片采用自制的 双 hdmi 拓展板,结合 FPGA 与 ARM 的优势。在硬件层面分为加密端和解密端
2022-10-08 |
Zynq7020
,
视频加密
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