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AMD收购Enosemi:加速共封装光学布局,重塑AI系统互连新格局
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中低功耗 FPGA 战局升温:Microchip 与 Lattice 的“性价比较量”
在Vivado中,您使用过TCL吗?
Vivado是Xilinx最新的FPGA设计工具,支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的;在运行速度、算法优化和功能整合等很多方面都有了显著地改进。
2019-12-18 |
Vivado
,
tcl语法
DCM / DLL / PLL / MMCM区别
对于FPGA工程师来说,DCM / DLL / MMCM / PLL这些词简直每天都能看到,但很多人并不是很清楚它们之间的差异。在Xilinx的FPGA中,时钟管理器称为Clock Management,简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中。
2019-12-18 |
PLL
,
时钟管理器
极速行情网关开发新思路——用C开发极速行情解码
天下武功,唯快不破。XDF前夕,中泰证券与赛灵思 (Xilinx) 联合在其极速交易平台(XTP)开发了新的极速行情转发系统,并在X-Club XTP开发者大会上进行了详细的介绍。X+X 组合将为大家带来什么样的体验呢? 本文为大家介绍下 X+X 的 “黑科技”。
2019-12-18 |
Alveo-U200
,
中泰证券
,
赛灵思
后摩尔定律时代,以库兹韦尔定律加速投资回报
摩尔定律走向消亡,引发的新趋势将因此更强劲发展。面对未来,一起来看看赛灵思 CTO Ivo Bolsens 有着怎样的展望。
2019-12-18 |
摩尔定律
,
库兹韦尔
瑞萨电子宣布与赛灵思合作,共同开发Versal ACAP参考设计
瑞萨电子株式会社宣布推出电源解决方案及其全资子公司IDT的时钟解决方案,可支持适用于Xilinx Versal 自适应计算加速平台(ACAP)的Xilinx VCK190评估套件和瑞萨VERSALDEMO1Z电源参考板。
2019-12-18 |
瑞萨电子
,
赛灵思
,
Versal ACAP
FPGA图像处理(7)常用算法:解 Bayer 格式
Bayer 格式指的是大多数彩色图像传感器在每个像素点位置只感应 RGB 三通道中一个通道的颜色,用于节约制造成本。而且由于人眼对绿色较为敏感,50% 的像素点感应 G,25% 的像素点感应 R,25% 的像素点感应 B。
2019-12-17 |
FPGA
,
图像处理
AXI总线简介(一)
AXI4.0-lite是AXI的简化版本,ACE4.0 是AXI缓存一致性扩展接口,AXI4.0-stream是ARM公司和Xilinx公司一起提出,主要用在FPGA进行以数据为主导的大量数据的传输应用。
2019-12-17 |
AXI总线
verilog学习之常用语法之状态机
状态机是许多数字系统的核心部件,是一类重要的时序逻辑电路。通常包括三个部分:一是下一个状态的逻辑电路,二是存储状态机当前状态的时序逻辑电路,三是输出组合逻辑电路。
2019-12-17 |
Verilog
,
状态机
从边缘到云端,从视频监控系统入手全方位升级智慧城市
智慧城市将技术与基础设施汇集在一起,通过更高的安全性和效率来改善市民的生活。然而,大城市地区人口不断增加,加剧了城市在基础设施和保障市民安全方面面临多种挑战。再加上城市化人口流动性增强,长途远行逐渐成为家常便饭,我们显然需要更多的解决方案来改善现状。
2019-12-17 |
边缘
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视频监控
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智慧城市
PCIE原理:PCIE链路训练、枚举扫描、配置BAR空间
PCIE 链路训练、枚举扫描、配置BAR的顺序?上电复位后,首先进行链路训练,之后进行枚举扫描、最后进行基地址寄存器BAR的配置。完成基地址配置后,就可以通过memory TLP读写进行寄存器的访问了。
2019-12-16 |
PCIe
【下载】Zynq UltraScale + MPSoC软件开发人员指南
本文档提供了为Xilinx®Zynq®UltraScale +™MPSoC器件设计和开发系统软件和应用程序所需的以软件为中心的信息。
2019-12-16 |
Zynq
,
UltraScale
,
MPSoC
FPGA系列之“速度等级”
本文主要介绍FPGA选型时的速度等级这个参数。大家在进行FPGA选型时都会看见一个参数:Speed Grade,这就是芯片的速度等级。
2019-12-16 |
FPGA
FPGA时序约束理论篇之时序路径与时序模型
典型的时序模型如下图所示,一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径,也可以表示为触发器+组合逻辑+触发器的模型。
2019-12-16 |
FPGA
,
时序约束
verilog语法—— generate
generate语句能够生成有规律的代码,较少语句数量,提高效率。
2019-12-13 |
Verilog
Xilinx FPGA的FMC接口
本文主要介绍Xilinx FPGA的FMC接口。Xilinx FPGA的FMC是FPGA Mezzanine Card的简称。FMC分为处理引擎(载卡)和I/O引擎(FMC模块)两大部分。
2019-12-13 |
Xilinx FPGA
,
FMC
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