FPGA 开发圈 | FPGA 社区

Xilinx Zynq 助力机器人科学管理，两大优势吸睛！

如何实现对机器人进行科学管理？来看看赛灵思联盟合作伙伴 Sundance 是怎么做到的。赛灵思联盟合作伙伴 Sundance 最近推出了 VCS-1 平台。VCS-1 是一款 COTS 解决方案，基于业界标准 PC/104 外形，以及 GitHub 开源 Zynq MP-SoC 解决方案，能够控制和导航任何支持 ROS的机器人。

2019-12-23 | Zynq-MPSoC, 机器人, Xilinx

Xilinx视频加速技术“双管齐下”，剑指OPEX和CAPEX

随着5G技术的成熟商用，视频将变得越来越普及。即将迎来爆发的视频市场也孕育着近两千亿的巨大商机——调研机构 Rethink research 表示，到 2021 年直播视频将达到 700 亿美元规模，而非直播视频内容将达到接近 1000 亿美元规模。

2019-12-23 | 视频加速, 视频转码, 图像处理

Xilinx FPGA的JTAG接口

随着USB接口的越来越普及，现在几乎所有的接口都可以转换成USB接口，本文主要介绍一下Xilinx FPGA的JTAG接口转换成USB接口的方案。

2019-12-23 | JTAG, Xilinx FPGA

【视频】用 Versal AI 引擎加速语音识别的实现

今天的展示的是使用赛灵思 Versal ACAP 平台加速语音识别的演示，它向您展示了赛灵思如何使用先进的 Versal ACAP 平台实现 AI 推断。

2019-12-23 | Versal, AI引擎

高质量的verilog代码是什么样的？

高质量的verilog代码主要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。

2019-12-20 | Verilog

【赛灵思开发者大会PPT下载】隆重介绍 Vitis 统一软件平台

Introducing the Vitis Unified Software Platform 隆重介绍 Vitis 统一软件平台 Salil Raje Executive Vice President 执行副总裁 & GM Data Center Group 数据中心事业部总经理

2019-12-20 | 赛灵思开发者大会, Vitis 软件平台

当金融遇到科技会发生什么？完美“跨界”背后的幕后英雄是它

“FPGA 在金融科技领域的应用历史悠久，但直到赛灵思 Vivado HLS 和 Alveo 加速卡的出现，终于让金融行业可以尽情地享受自适应计算加速所带来的‘极速、稳定、低延时’的完美体验。”在本月初的XDF-亚洲站上，中泰证券 CIO 程龙由衷指出。是的，金融科技开发已经迎来了新时代！

2019-12-20 | 智慧金融

【视频】CCIX 演示 - 解决片外加速器互联的需求

视频来自 2019年超算大会，赛灵思现场演示了通过 CCIX 协议将赛灵思 Alveo U280 连接到了 Arm Neoverse N1 平台。CCIX 协议可让我们将驻留在 U280 上的内存直接映射到 Arm 主机的 NUMA 存储器映射中。

2019-12-20 | CCIX, Alveo-U280

PCIe 之后的高速连接标准是什么？“三大必须”为你做出选择！

机器学习和大数据应用正在彻底改变处理数据的方式。整个行业需要找到在保持低功耗的同时，提高计算性能的途径。对于当前的许多计算任务，连接处理器的专用硬件加速器完成该任务的速度和功耗都要比独立工作的处理器出色。

2019-12-20 | PCIe, CCIX

Zynq 7000的PS为PL分配信号

在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0]，这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中，所以可将FCLK连接到PL时钟缓冲区，作为PL内定制外设的时钟源。

2019-12-19 | Zynq, 时钟

IoT 领域 Xilinx 花开两枝，Versal 与 Zynq MPSoC 双双获奖！

12月12日，由全球电子科技领域专业媒体电子发烧友举办的“2019年度第六届中国IoT大会”在深圳圆满落幕。赛灵思 Versal™ 自适应计算加速平台（ACAP）荣膺 “IoT技术创新奖”。

2019-12-19 | Versal, Zynq-MPSoC

【视频】赛灵思面向 5G 应用的第三代 RFSoC 平台

本视频将向您详细演示赛灵思第三代 Zynq® UltraScale+™ RFSoC 器件，这是全球唯一集成高性能数模/模数转换器的硬件可编程 SoC ，不仅全面支持 6GHz 以下频段，还可为毫米波应用提供更广泛的支持。

2019-12-19 | 5G应用, RFSoC, 赛灵思

自主泊车不是梦，Xilinx 为百度量产型自主泊车专用车载计算平台 ACU-Advanced提供强大动力

昨天，在 2019 年百度 Apollo 生态大会上，百度展示了其最新量产型自主泊车专用车载计算平台 ACU-Advanced —— 这是业界首款基于赛灵思全球领先的车规级异构多核处理器平台—— XA Zynq UltraScale+ MPSoC 5EV 而实现的量产级 AVP 专用车载计算平台。

2019-12-19 | Xilinx, 自主泊车, Zynq UltraScale+

在Vivado中，您使用过TCL吗？

Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的；在运行速度、算法优化和功能整合等很多方面都有了显著地改进。

2019-12-18 | Vivado, tcl语法

DCM / DLL / PLL / MMCM区别

对于FPGA工程师来说，DCM / DLL / MMCM / PLL这些词简直每天都能看到，但很多人并不是很清楚它们之间的差异。在Xilinx的FPGA中，时钟管理器称为Clock Management，简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中。

2019-12-18 | PLL, 时钟管理器

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer