Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

【新手入门】Vivado工程升级及板级信号调试

judy 在 周五, 10/09/2020 - 09:11 提交

新手必看：Vivado工程升级及板级信号调试

Vivado除法IP注意事项

joycha 在 周五, 09/04/2020 - 11:36 提交

这篇博客主要记录Vivado中除法IP的注意事项，遇见一些新的知识点应该做相应的笔记。

创建 Vitis 加速平台第 1 部分：如何在 Vivado 中为加速平台创建硬件工程

judy 在 周三, 09/02/2020 - 15:22 提交

在本文中，我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作，以便将其用作为 Vitis 中的加速平台。

从多图对比看Vivado与ISE开发流程的差异

judy 在 周二, 09/01/2020 - 09:26 提交

对 Vivado 和它的前一代设计套件，ISE 做一个组件功能上的平行比较和总结是很有用的。其目的是让那些具有在 ISE 下工作经验 （但是不具有 Vivado 下经验）的人能够更快的适应新工具的各个特性。详细信息见下表。

【tcl学习】vivado write_edif

judy 在 周二, 08/18/2020 - 09:37 提交

EDF文件可以直接导入Vivado，而无需Verilog源文件。

好处：

（1） 避免沙雕队友修改源代码，则可以直接提交EDF网表文件。

（2） 避免用户剽窃劳动成果,保护自己的知识产权。

（3） 对于无需更改的设计复用，直接用EDF网表会贼方便。

Vivado时序收敛技术（二） 时序违例的根本原因及解决方法

judy 在 周五, 08/14/2020 - 10:26 提交

本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对其进行了整理，分为了几篇文章。

开发者分享 | 如何调试10G/25G以太网IP自协商/Link Training

judy 在 周四, 08/13/2020 - 14:29 提交

此调试过程亦适用于10G, 25G, 40G, 50G, 100G以太网IP核，每个IP可能会有些细节上的不同，但整个自协商和LinkTraining过程是类似的，可以作为参考。如果是40G/50G, 100G以太网，选的是多通道的IP，务必保证两端的通道0是正确对接上的，因为在做自协商的时候，以太网只使用通道0，其它通道需在自协商完成后再加入工作。

【tcl学习】vivado write_project_tcl

judy 在 周四, 08/13/2020 - 10:56 提交

每次创建vivado工程时都会生成大量的文件，这样一方面导致占用的磁盘空间很大，另一方面也不利于vivado工程的copy和github上传等操作。这里教大家一个简单又实用的方法，将工程保存成xxx.tcl，只保留ip ，verilog/vhdl和xdc等必要文件即可。

Vivado IP核锁定的解除方法

judy 在 周二, 08/04/2020 - 09:26 提交

发生IP核锁定，一般是Vivado版本不同导致的，下面介绍几种方法：

Vivado中ZYNQ详解(主要用于PS和PL之间的工作衔接)

guanxiao_505740 在 周三, 07/29/2020 - 10:38 提交

AXI（Advanced extensible Interface）协议主要描述了Master设备和Slave设备之间的数据传输方式，Master设备和Slave设备之间通过握手信号建立连接。当Slave设备的数据准备好时，会发出和维持VALID信号，表示数据有效；当Master设备准备好接收数据时，会发出READY信号。数据只有在这两个信号都有效时才开始传输。