AXI（Advanced extensible Interface）协议主要描述了Master设备和Slave设备之间的数据传输方式，Master设备和Slave设备之间通过握手信号建立连接。当Slave设备的数据准备好时，会发出和维持VALID信号，表示数据有效；当Master设备准备好接收数据时，会发出READY信号。数据只有在这两个信号都有效时才开始传输。
本例程主要使用Vivado 调用ROM IP核，用含有正弦曲线的.coe文件初始化ROM，最终通过仿真实现波形的显示。
fifo是FPGA中使用最为频繁的IP核之一，可以通过软件自动生成，也可以自主编写。下面介绍vivado的fifo生成步骤
本次系列研讨会将由赛灵思战略应用高级工程师 Lauren Gao（高亚军）带领大家从基础到进阶，一站式领略 Vivado 这款神奇的开发工具。
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。
之前有分享过《modelsim se 2019.2安装教程》及《vivado2018 中使用modelsim联合仿真》，今天就带来Vivado与Modesim联合仿真的一些注意点
Vivado® Design Suite HLx 版本可为设计团队提供实现基于 C 的设计、重用优化、IP 子系统重复、集成自动化以及设计收敛加速所需的工具和方法。与 UltraFast™ 高层次生产力设计方法指南相结合，这种特殊组合经过验证，不仅可帮助设计人员以高层次抽象形式开展工作，同时还可促进重复使用，从而可加速生产力
由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法
有些应用中，需要降低Xilinx MPSoC的功耗。缺省设置中，R5/GPU都被使能。如果需要省电，可以在Vivado里关闭R5/GPU。步骤如下：
1. 选中 MPSoC IP，在右键菜单中选择Block Properties.
2. 在窗口Block Properties中，选择Properties.
在VIVADO的实现的布局中，可以利用PBlock将某一个或某几个Cell（模块单元）固定在Device的固定区域上。如此，可以实现该模块内部的时序收敛，并且，该工具对于可重配置工具的使用也是必不可少的