本次系列研讨会将由赛灵思战略应用高级工程师 Lauren Gao（高亚军）带领大家从基础到进阶，一站式领略 Vivado 这款神奇的开发工具。
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。
之前有分享过《modelsim se 2019.2安装教程》及《vivado2018 中使用modelsim联合仿真》，今天就带来Vivado与Modesim联合仿真的一些注意点
Vivado® Design Suite HLx 版本可为设计团队提供实现基于 C 的设计、重用优化、IP 子系统重复、集成自动化以及设计收敛加速所需的工具和方法。与 UltraFast™ 高层次生产力设计方法指南相结合，这种特殊组合经过验证，不仅可帮助设计人员以高层次抽象形式开展工作，同时还可促进重复使用，从而可加速生产力
由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法
有些应用中，需要降低Xilinx MPSoC的功耗。缺省设置中，R5/GPU都被使能。如果需要省电，可以在Vivado里关闭R5/GPU。步骤如下：
1. 选中 MPSoC IP，在右键菜单中选择Block Properties.
2. 在窗口Block Properties中，选择Properties.
在VIVADO的实现的布局中，可以利用PBlock将某一个或某几个Cell（模块单元）固定在Device的固定区域上。如此，可以实现该模块内部的时序收敛，并且，该工具对于可重配置工具的使用也是必不可少的
赛灵思的文档繁多，本来可以用简单的方法能够实现，却没有简明的文档进行说明，给新进者带来困扰，下面我来介绍下用Vivado工具定义管脚的两种方法。
很多工程师都会选择多个jobs进行编译，以为这样会更快一些，而且这个jobs的数量跟本地CPU的线程数是一致的，这就更加让工程师们认为这个选项就是多线程编译了。但对Vivado更加熟悉的工程师，肯定会知道，Vivado中的多线程是通过tcl脚本去设置的，而且目前最大可使用的线程数是8个，那这个jobs跟多线程有什么关系呢？
在平常调试FPGA的过程中，大家会发现Vivado工程动辄数百兆大小，甚至几个G都很常见。如果调试的版本过多，就连几个T的硬盘也不够用。怎么办呢？其实，Vivado自带了一种使用tcl命令保存vivado工程为.tcl脚本的存储方法，几百兆的工程只需要几百K的大小就可以保存了。