Zynq

在使用ZYNQ进行开发设计时，往往需要对一些GPIO引脚进行配置，传统的配置方法通常在PL端进行管脚约束之后在Verilog代码中对相应引脚进行配置。这样如果开发过程中一旦有需要对管脚配置进行修改的话，那么就必须重新进行综合、布局布线、生成比特流文件，如果设计工程相对复杂的话，完成整个过程通常需要相当长一段时间。影响开发效率。

ZYNQ中的AXI接口包含三个类型，共9个，主要用于PS与PL的互联。今天我们重点来说一下ACP接口。

利用SDR做一个收音机是所有入门SDR都会做的小项目，简单直观易上手的特点和“Hello World”、流水灯一样。本篇文章就带领大家利用AD936X+ZYNQ平台SDR做个SDR。

对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）。GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上。对于GP接口，通常使用他进行控制配置。

初学 Zynq 的时候，都是按照惯例打开 Vivado 软件，然后实现 Zynq 可编程逻辑硬件部分PL的设置后，把硬件部署导出，再打开 SDK 进行 ARM 核的软件部分 PS 编程设计，最后再将硬件比特流文件（.bit）和软件的可执行链接文件（.elf）下载到 Zynq 开发板中，这样就可以对自己的软硬件设计进行调试和验证。

ZYNQ7000系列FPGA的PS自带两个IIC接口，接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO（BANK12、BANK13、BANK34、BANK35）；SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用，对IIC和外设设备分别创建了相应的文件方便用户开发。

在ZYNQ的体系结构中定时器太丰富了，而大量的教程中基本就只玩了私有定时器，可以中断就OK了。其实在ZYNQ中定时器资源很丰富，每个CPU有自己的私有定时器和看门狗，有一个所有CPU共享的全局定时器和看门狗，两个三路定时器还有AXI_TIMER的IP可用，不过好像很少有博客把这些测试完。