作者：Ramsey Wang 来源：易灵思FPGA技术交流我们以T20F256为例来做一个实验。我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。在生成约束时会报以下错。Unrouted pins driving inputs of clock mux CLKMUX_R:PLL_TR0.CLKOUT2,PLL_TR0.CLKOUT1....
技术
来源： FPGA技术实战引言：本文从I2C协议的概述开始，描述协议的历史、不同速度模式、物理层和数据帧结构，最后介绍I2C混合电压系统中电平兼容性以及上拉电阻大小计算。1.概述1.1 I2C协议历史I2C，通常被称为I'two'C，代表集成电路间协议。I2C由飞利浦半导体公司（现为恩智浦半导体公司）于1982年开发，是一种低速通信协议，...
作者：Gary Pan，AMD工程师；来源：AMD开发者社区曾经在十几年前，当时最流行的两个用于网络应用的高速传输协议，XAUI和SPI4.2。虽然由于XAUI采用了当时较新的4通道物理层串行传输，令10G传输能传得更远，并适配各种传输媒质；但是SPI4.2的优势则在于其具有更多的上层传输机制，包括不同的channel通道，Burst大小定义，还有反压流控等。并且两者都受限于固定速率配置。因此，...
作者：Ramsey Wang 来源：易灵思FPGA技术交流这里以钛金的LVDS为例。LVDS RX 时钟选择LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL，产生LVDS接收需要的fast_clk和slow_clk,这种主要是用于数据和时钟的速率不是1：1,比如大家常见的1：7，1：8和1：10等，这时就要使用串化/解串器；...
来源：内容由半导体行业观察（ID：icbank）编译自techspot，谢谢。参与 PCIe 开发的公司一直在为该协议设计光学连接器，但 DevCon 2024 见证了在实际硬件中使用它们的重大新一步。从 CopperLink 过渡到光纤可能对 PCIe 6.0 和 7.0 预期的大幅速度提升至关重要。上周，Cadence 在 PCI-SIG DevCon 2024 上展示了使用现成部件达到每秒...
刚刚发布的Quartus® Prime软件v24.1现已支持Altera的全新中端FPGA Agilex™ 5 FPGA E系列，现在即可下载该软件。随着新版Quartus® Prime软件的发布，我们很高兴地宣布，如今用户能够更容易地获得Altera® Agilex™ 5 FPGA E系列的强大功能，且无需花费一分钱。开启FPGA设计的未来：...
来源：小眼睛FPGAPGX-Nano是一套以紫光同创FPGA为核心的开发板，选用紫光同创Logos2系列28nm工艺的PG2L50H_MBG324。板卡集成下载器芯片，便利用户的使用。板卡搭载一颗容量为2MB的SRAM用于数据缓存、DAC用于模拟信号测试验证、esp32模组进行WIFI和蓝牙透传；预留丰富的扩展IO用于用户验证、测试外接模块电路功能，一组串口进行串行通信；...
注:如果您不确定如何设置环境变量，尝试"1" 或 "TRUE"。对于要使用的环境变量， Xilinx 设计工具需关闭并重启。如需禁止变量，设置为 "0" 或 "FALSE" 并不总是凑效。所以，应去除变量。在 Linux (csh/tcsh shell) 中设置使用命令 "setenv VARIABLE...
FPGA——为全人类奋斗世界是物质的世界，地球是宇宙的地球，我们无法避免生老病死，人类与病毒也终将共存亡。尽管不断地被病毒摧残，但我们总能在一次一次的摧残中变得更坚强。在人类生存环境越来越恶劣的今天，在人口老龄化越来越严重的当下，采用FPGA进行医疗设备的研发，永远都值得被尊敬——奥唯思第1代采用FPGA的加速的医疗内窥镜原型样机，发布！该方案基于易灵思钛金16nm FPGA...
作者：Shaoyi Chen，AMD工程师；来源：AMD开发者社区近年来，深度学习框架的快速发展使得人工智能应用领域取得了巨大的进步。其中，Caffe框架以其简单易用、高效快速的特点受到了广泛关注和应用。然而，随着Vitis-AI 2.0的推出，Caffe框架的支持也宣告结束，这引起了许多开发者的关注和讨论。Caffe框架的简介首先，让我们简要介绍一下Caffe框架。...
来源：内容由半导体行业观察（ID：icbank）编译自techspot，谢谢。图形处理单元 (GPU) 和现场可编程门阵列 (FPGA) 是用于成像和其他繁重计算的三种主要处理器类型中的两种。中央处理器 (CPU) 是第三种类型。让我们深入了解 GPU 和 FPGA 之间的主要区别、它们的优势、常见用例以及何时选择其中一种。什么是 FPGA？FPGA（现场可编程门阵列）...
作者：Ivy Guo，AMD工程师；来源：AMD开发者社区此文针对一个MultiBoot应用案例做一些深入探讨，需要读者比较熟悉FPGA的MultiBoot设计流程。该案例来自客户。原始问题是基于一个PROG_B管脚使用的疑问： “PROG_B管脚到底能否用于控制延迟FPGA的配置开始？我们的观测结果和文档描述不一致。” 客户的设计基于Artix-7系列器件。...
生成和保护FPGA网表代码通常涉及多个步骤，以确保设计知识产权（IP）的安全性和完整性。在FPGA设计中，生成网表保护代码的方法有多种，具体取决于所使用的FPGA厂商和工具链。以下是使用Intel Quartus Prime和Xilinx Vivado生成和保护网表代码的一般步骤。Intel Quartus Prime1. 生成网表文件编译项目：打开Quartus Prime，加载你的项目。...
1 DP（DisplayPort）接口介绍DisplayPort是由美国视频电子协会(VESA)在2006年5月提出的一种新型的数字显示接口规范，旨在支持内部和外部数字显示器连接。DisplayPort图像显示接口不仅传输率高，而且可靠稳定，其接口传输的信号由传输图像的数据通道信号以及传输图像相关的状态、控制信息的辅助通道信号组成，具体包含DisplayPort数据传输主要通道(...
现代电子系统中的DC配电通常需要针对效率、尺寸和成本进行优化作者：GAIA Converter高级设计工程师Jean-Loup Guédon导读即使考虑到DC功率分布，输入和输出电压之间的差异也会变得更大，电源轨经常会发生很大的变化，而输出（有时低至1V左右）必须更加准确且无干扰。大范围输入隔离的单级功率转换会导致效率的折衷，并且该布置不能提供多个精确的输出。因此，...
本文将详细讲解如何使用ModelSim来仿真SA5T-100 SERDES，这对于项目前期评估阶段的用户将有重要意义，有助于快速熟悉和使用这颗100K逻辑的FPGA。仿真环境本文以ModelSim 10.1c环境为例来进行仿真过程的介绍，也适用于其它版本。1. 建库由于目前SERDES仿真库是用两个vp文件提供的，因此在建SEAL库的时候，...
现场可编程门阵列（FPGA）已成为超越标准微处理器极限的应用中不可或缺的部分。FPGA可直接在其物理架构上实现算法，从而加快信号和数据处理速度，实现以纳秒为单位的延迟。FPGA提高了计算效率，降低了机器学习和人工智能的功耗要求，而其并行处理能力则提高了图像处理等资源密集型任务的吞吐量。但时至今日，即使是最紧凑的FPGA模块，其尺寸、重量和功耗限制也阻碍了它们集成到便携式医疗保健和医疗设备中。...
作者：Chen Yang，AMD工程师；来源：AMD开发者社区Vitis 2023.2是Vitis开发工具变化较大的一个版本，设计流程和界面发生了变化。今天介绍一下Vitis New IDE的一个新功能。在过去，Vitis使用Vitis Libraries中的库进行开发的时候，会存在移植困难，IDE支持有限的问题，导致用户处于一个尴尬的境地。针对这一问题，Vitis New IDE做了哪些变化呢...
文章来源：NI锂电成本大幅下降，电化学储能迎来爆发期。同时，面对多元化场景需求，电化学储能系统传统的BMS+EMS+PCS的架构也需要创新融合。基于此背景，本文将讲述储能控制技术发展趋势、传统储能HIL应用方案的挑战、NI 储能全域HIL解决方案等。储能控制技术发展趋势未来的储能系统将要面对复杂环境的规模部署和安全稳定的长期运营等一系列挑战，比如，站点的安全挑战更高，适配场景更复杂，...
作者：Bob Siller 来源：Achronix编辑-这篇针对大模型推理跟GPU对比分析，虽然以Llama2为例，也适用于最新的Llama3，模型的日新月易也更进一步说明硬件平台的可编程可扩展的重要性，FPGA是其中一个不错的选择。将Achronix Speedster7t FPGA与GPU解决方案进行比较，以运行Llama2 70B参数模型并超越LLM推理处理需求。提供 ...
作者：Jacky Gao，AMD工程师；来源：AMD开发者社区简介本文介绍一种通过petalinux制作的根文件系统，在Windows平台下建立交叉编译环境的方法。并使用简单的QT程序验证工具链环境。文中可能用的软件工具包括wsl2-ubuntu，petalinux以及Vivado，Vitis等。制作步骤1. 创建基于的vivado工程，创建Block Design，...
问：实现稳健的微控制器到 FPGA SPI 接口: 双缓冲区在介绍双缓冲器之前，我们将简要探讨Verilog 脉宽调制器 (PWM) 的工作原理。这一点很重要，因为双缓冲区最好被看作是硬件模块 (如 PWM) 的可寻址接口。PWM 的回顾PWM 模块的顶层接口在这个 Verilog 代码片段中描述。观察该模块使用了位宽参数，并建立了最小和最大占空比限制。最后，观察PWM模块有一个[B - 1:0...
作者：FPGA入门到精通FPGA约束文件是FPGA设计中不可或缺的一部分，它们用于指导综合和布局布线工具如何处理设计。约束文件确保了设计满足所有的时序、管脚和区域要求，从而使得设计能够在特定的FPGA硬件上正常运行。一、约束文件的类型FPGA中有多种约束文件，主要可以分为时序约束和物理约束。一般建议将这两种约束分成两个文件。Xilinx vivado的约束文件通常采用.xdc扩展名。...
作者：Iris Yang，AMD工程师；来源：AMD开发者社区本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和 启动流程。Versal QDMA 的两个PCIe 控制器都支持不同方式的Tandem （Tandem PROM • Tandem PCIe)。和其他系列的Tandem 选项一样，Tandem PROM是Tandem配置的简化模式，...
文章来源：微波世界当受到电磁干扰时，发射器和接收器之间的通信就会中断。当出现干扰信号时，电磁频谱的某一区域将无法使用。无线电、移动电话、GPS、M2M、蓝牙、Wi-Fi、工业/科学/医疗（ISM）射频模块和卫星连接等系统是当今在超高频（UHF）频段工作的主要通信系统，当这些系统因噪声而无法使用时，就需要一个应急通信系统。1该系统应结合自动信道扫描、跳频和信道监听，并利用接收信号强度指示器（...
我公司推出的28nm制程工艺的SA5Z-30 系列FPGA 器件，其 CM3 核通过 SOC 方式集成在芯片内部， CM3 的 GPIO、URAT、 Timer、I2C、ADC、SPI 等外设连接在内部 APB 总线，与 FPGA 之间通过 AHB 总线进行通信，因其使用简便，慢慢获得市场的普遍认可。本文主要阐述对其内嵌CM3核用低价格下载器SWD 进行独立下载，进而达到独立Debug的目的。...
Napatech是全球领先的智能网卡(SmartNIC)和IPU解决方案供 应商，业务范围涵盖云计算、企 业和电信数据中心应用等领域。Napatech将商用级软件套件与高 性能硬件相结合，致力于加速网络 基础设施、安全和存储工作负载，从而实现一流的系统级性能，同时为应用和服务提供最大化的服务器计算资源。作者Charlie AshtonNapatech 业务发展高级总监Rich...
前言在嵌入式系统设计中，我们经常有实时数据采集的需求。低速率的数据一般处理难度不高，但是随着数据速率的提高，可能需要面对有限的硬件资源与系统性能的矛盾。这时候，就对软、硬件的设计要求有了更高的要求。比如处理高速率的数据的时候，经常需要更大的硬件资源，比如片上RAM，FIFO来缓冲数据，以提高数据的吞吐率。但是一般FPGA内部的片上资源很有限。在这种情况下，...
本文作者：AMD 工程师 Deepesh Man Shakya简介本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。“AMD Versal Adaptive SoC CPM PCIE PIO EP...
AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。注释：这些设计示例按原样提供，只能提供有限支持。TRD 的支持生命周期为 1 年。此外，还通过 Vivado 工具提供以太网设计示例：在 Vivado 中右键单击 XCI 文件并选中“Open IP Example Design...”（打开设计示例）即可生成以太网...
作者：Jackie Gao，AMD工程师；来源：AMD开发者社区本参考设计基于ZYNQ开发板， 使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。作为验证，可以连接CMOS，或者使用AXI TPG生成仿真的图像数据。教程中所有涉及的设计及代码均在Windows和Linux平台下作了验证。系统设计1. 系统设计框图参考如下...
vivado工程目录为“ps_hello/vivado”开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。LWIP虽然是轻量级协议栈，但如果从来没有使用过，使用起来会有一定的困难，建议先熟悉LWIP的相关知识。1.1Vitis程序开发 1.1.1LWIP库修改 ...
本文作者：AMD 工程师 Rachel Gaines 和 Kevin Morris本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。如果您使用的是旧版 AMD Vitis Software Platform，大多数步骤相同。注释：我们的工具仅在 Windows...
作者：Grace Sun，AMD工程师；来源：AMD开发者社区用户在目标平台运行Vitis AI所编译的xmodel时，碰到比较常见的问题之一是fingerprint校验失败。报告的错误类似以下信息：CHECK fingerprint fail! model_fingerprint 0x101000016010407 is un-matched with actual...
用多个文件执行仿真有时可能难以妥善管理。 Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。Vivado IDE 会将仿真源文件分组为仿真集，并显示在“Sources”（源文件）窗口中的文件夹内，在本地工程目录内可远程引用或存储这些仿真集。仿真集允许您定义不同的源文件，以供设计的不同阶段使用。...
在Vivado中RTL中的RAM内容一般可以通过以下两种方式初始化：在HDL 源代码中指定RAM 初始内容在外部数据文件中指定RAM 初始内容这里主要讨论一下如何在外部数据文件中指定RAM 初始内容。我们使用的外部数据文件有以下特点：是任意名称的ASCII 文本文件每一行描述RAM 中某个地址位置处的初始内容行数必须与RAM 阵列中的行数一样多与给定线路相关的可寻址位置由对RAM...
作者：Synopsys高级技术经理 Madhumita Sanyal数据量和复杂性的指数级增长给快速发展的高性能计算领域带来了显著影响。这种演变是由每个用户的设备数量日益增长所推动的。每台设备都要求更高的带宽，从而促进了对更强大的数据传输能力的需求。PCI Express 6.0 由此应运而生，它提供了增强的 I/O 密度和带宽来管理这种迅速增长的数据负载。然而，...
作者：Adam Taylor机器人技术可能很复杂。在这个项目中，我们看到AMD Kria™ KR260套件可以使用ROS 2快速开发机器人解决方案。KR260能够加速可编程逻辑元件内的功能，或者在可编程逻辑内集成更多的系统控制元件，如时间敏感网络。引言在本项目中，我们将配置AMD Kria™ KR260机器人入门套件来控制Trossen...
PWM控制器在当今电子工业当中具有极广泛的应用场景，包括但不限于DCDC电源、LED灯珠驱动、无刷电机、激光器、交直流逆变器、储能、充电桩等等。它在MCU、DSP器件当中是一种常用外设，通常可以做到的理论精度在500ns～5ns之间，且通道数量有限，在多通道应用中通常要通过CPLD/FPGA器件来对通道数量进行扩展，从而达到多通道PWM发波和控制通道间相位的目的。近日，...
通常，Vivado 中每个仿真集都有多个仿真文件。有时候可能必须更改顶层模块以对器件的某个特定部分执行仿真。本文记录描述了如何在仿真集内选择不同的顶层模块。在 Vivado IDE 中有两种方法可用：方法 - 11. 转至“Sources > Hierarchy”（源文件 > 层级）窗口中的“Active”（活动）仿真集。2. Vivado 会自动选中顶层模块/...
从本章开始由FPGA工程师与软件开发工程师协同实现。 前面的实验都是在PL端进行的，可以看到和普通FPGA开发流程没有任何区别，ZYNQ的主要优势就是FPGA和ARM的合理结合，这对开发人员提出了更高的要求。从本章开始，我们开始使用ARM，也就是我们说的PS，本章我们使用一个简单的串口打印来体验一下Vivado...
作者：Jon Gabay 来源：贸泽电子机器视觉从第一颗气象卫星开始，机器就被赋予了“视觉”，为机器视觉应用的发展奠定了基础。在早期阶段，这些应用中对关键信息的分析和提取严重依赖于人为干预。然而，随着技术的不断进步，现代图像处理技术已经超越了人类的能力，可以发现我们无法感知的元素。将图像数据数字化的工艺在实现这些能力方面发挥着重要作用。在这些数字化系统中集成人工智能（AI）...
什么是64b/66b 编码技术？64b/66b编码技术是IEEE 802.3 工作组为10G 以太网提出的，目的是减少编码开销，降低硬件的复杂性，并作为8b/10b编码的另一种选择，以支持新的程序和数据。当前，64b/66b编码主要应用于Fiber Channel 10GFC和16GFC、10G 以太网、100G 以太网、10G EPON、InfiniBand、Thunderbolt 和...
嵌入式系统设计带来了独特的挑战，包括确保在当前和未来的固定空间和功耗限制内满足性能需求。AMD 第二代 Versal Prime 系列自适应 SoC 兼具性能和效率，具备更高水平的标量性能和世界领先的可编程逻辑，可实现出色的灵活设计。借助 10 倍标量算力加速决策强化嵌入式应用的性能第二代 Versal Prime 系列自适应 SoC 旨在提供初代 Versal Prime 器件至高 10...
AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段，而无需添加额外器件。这正是全新 AMD 第二代 Versal™ AI Edge 系列自适应 SoC 的用武之地。灵活、实时的传感器输入和数据预处理1. 利用世界领先的可编程逻辑改善响应时间第二代 Versal AI Edge 系列自适应 SoC...
AM017 表 32 显示了数字监控器属性。其中部分“Bit Field”（位字段）有错误AM017 表 59 的 HP02 覆盖位字段中的值错误。请参阅下文获取正确的位字段。AM017 将更新以显示这些纠正值。属性名称Dmon read addrDmon read bit（AM017 中的当前值）DMON read bit（纠正值）H1_DAC0x088715:...
作者：Hong Han，AMD工程师；来源：AMD开发者社区这里介绍一下在Vivado中用工程模式使用DFX流程以及需要注意的地方。同阅读"DFX Flow II"类似，如果在下文中看到不熟悉的术语，可以参考"DFX flow I - DFX flow Introduction"....
实验VIvado工程为“ibert_test”,目录中还有一个“ibert_ex”，是生成的测试工程。Vidado软件为我们提供了强大的误码率测试器IBERT，不但可以测试误码率还能测试眼图，给我们使用高速收发器带来很大的便利，本实验做个抛砖引玉，简单介绍IBERT的使用。1.1硬件介绍使用IBERT测试误码率和眼图必须有个收发环通的硬件，开发板上有2个SFP光纤接口，...
通过将数据管理堆栈与英特尔 FPGA 和开放式 FPGA 堆栈 (OFS) 相结合，SigmaX 显著提高了生成数据的效率。概 览. SigmaX 开发了从数据获取到消费者分析的快速端到端数据流，支持近乎实时地做出决策。. SigmaX 使用英特尔® 至强® 处理器、英特尔® Agilex™ FPGA 和开放式 FPGA 堆栈 (OFS) 扩展并加速 Apache 开源软件。....
作者：Hong Han，来源：AMD工程师；来源：AMD开发者社区在使用DFX流程时，有用户希望在完成初始Configuration的Implementation之后，能加速后续RM的实现过程; 有用户在和其他工程师合作开发DFX设计过程中，自己负责静态逻辑，其他RP让不同的工程师编写逻辑，相互之间不希望过多暴露自己逻辑网表；从Vivado 2022.2开始支持的DFX Abstract...