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不会用示波器的Verilog码农不是一个好码农
在FPGA调试过程中,除了逻辑代码本身的质量之外,FPGA板子上PCB走线、接插件质量等因素的影响也非常重要。在刚上板调试不顺利的时候,不妨拿示波器看一下信号的质量,比如时钟信号的质量、差分信号的质量、高速串行信号的质量等等
2019-11-25 |
Verilog
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示波器
Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍
每一个收发器拥有一个独立的发送端,发送端有PMA和PCS组成,其中PMA子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS子层包含8B/10B编解码、缓冲区、通道绑定和时钟修正等电路。
2019-11-25 |
7系列FPGA
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高速收发器
基于FPGA的多级CIC滤波器实现四倍抽取三
在《基于FPGA的多级CIC滤波器实现四倍抽取一》和《基于FPGA的多级CIC滤波器实现四倍抽取二》中我们先来了解滑动平均滤波器、微分器、积分器以及梳状滤波器原理以及它们的幅频响应。在三中我们将用verilog实现基于FPGA的多级CIC滤波器实现四倍抽取。
2019-11-22 |
FPGA
Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇
xilinx的7系列FPGA根据不同的器件类型,集成了GTP、GTX、GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同。
2019-11-21 |
7系列FPGA
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时钟
解决FPGA时序问题的八大忠告
忠告一:如果时序差的不多,在1NS以内,可以通过修改综合,布局布线选项来搞定,如果差的多,就得动代码。
2019-11-20 |
FPGA
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时序
基于FPGA的多级CIC滤波器实现四倍抽取二
在实现多级CIC滤波器前我们先来了解滑动平均滤波器、微分器、积分器以及梳状滤波器原理。CIC滤波器在通信信号处理中有着重要的应用。
2019-11-20 |
FPGA
高斯滤波之FPGA实现
滤波是一个邻域操作算子。通常,邻域选择3x3,5x5等,这些3x3或者5x5的邻域,被称作滤波器,掩模或核。利用给定像素邻域内的像素值与掩模做卷积,从而决定该像素的最终输出值。
2019-11-19 |
高斯滤波
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FPGA
Vivado中ROM IP核的使用
在Vivado中,对rom进行初始化的文件是.coe文件。 .coe文件的前两行的开头格式是固定的,不能改变的。其所存储的数据数量与大小是与设计rom的位宽和深度相对应的。
2019-11-19 |
Vivado
学习Python,怎能不懂点PEP呢?
或许你是一个初入门Python的小白,完全不知道PEP是什么。又或许你是个学会了Python的熟手,见过几个PEP,却不知道这玩意背后是什么。那正好,本文将系统性地介绍一下PEP,与大家一起加深对PEP的了解。
2019-11-19 |
python
FPGA设计之时序约束——常用指令与流程
说到FPGA时序约束的流程,不同的公司可能有些不一样。反正条条大路通罗马,找到一种适合自己的就行了。从系统上来看,同步时序约束可以分为系统同步与源同步两大类。简单点来说,系统同步是指FPGA与外部器件共用外部时钟;源同步(SDR,DDR)即时钟与数据一起从上游器件发送过来的情况。
2019-11-18 |
FPGA设计
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时序约束
Verilog实现VGA通信的驱动
VGA全称是Video Graphics Array,即视频图形阵列,是一个使用模拟信号进行视频传输的标准。分辨率高,显示速度快。
2019-11-15 |
Verilog
PCIe IP使用中的地址映射
PCIe发起的对Endpoint的访问应在Endpoint申请的BAR空间内,Endpoint申请BAR空间时申明了地址空间的大小,而Root Complex则根据实际情况决定从某个地址开始分配一段地址空间给Endpoint。
2019-11-15 |
PCIe
深入剖析Python的列表和元组
相信大家对于Python的列表和元组两种数据结构并不陌生了,如果我问大家这两种数据结构有什么区别呢?列表和元组都是数组,列表是动态的数组可以修改,元组是静态的数组不可修改。除此之外,大家还能想到其他的区别吗?接下来就让我来详细给大家介绍一下吧。
2019-11-15 |
python
ZYNQ学习之PL和PS接口
PL和PS的接口类型总共有两种——功能接口:AXI、EMIO、中断、DMA流控制、时钟调试接口;配置接口:PCAP、SEU、配置状态信号和Program/Done/Init信号。
2019-11-14 |
Zynq
PCIe基础知识
随着现代处理器技术的发展,在互连领域中,使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比,高速差分信号可以使用更高的时钟频率,从而使用更少的信号线,完成之前需要许多单端并行数据信号才能达到的总线带宽。
2019-11-14 |
PCIe
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