技术 | FPGA 开发圈

Python 进阶之源码分析：如何将一个类方法变为多个方法？

前一篇文章《Python 中如何实现参数化测试？》中，我提到了在 Python 中实现参数化测试的几个库，并留下一个问题：它们是如何做到把一个方法变成多个方法，并且将每个方法与相应的参数绑定起来的呢？我们再提炼一下，原问题等于是：在一个类中，如何使用装饰器把一个类方法变成多个类方法（或者产生类似的效果）？

2019-12-23 | python

Xilinx FPGA的JTAG接口

随着USB接口的越来越普及，现在几乎所有的接口都可以转换成USB接口，本文主要介绍一下Xilinx FPGA的JTAG接口转换成USB接口的方案。

2019-12-23 | JTAG, Xilinx FPGA

在Vivado中，您使用过TCL吗？

Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的；在运行速度、算法优化和功能整合等很多方面都有了显著地改进。

2019-12-18 | Vivado, tcl语法

AXI总线简介（一）

AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用。

2019-12-17 | AXI总线

verilog学习之常用语法之状态机

状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。

2019-12-17 | Verilog, 状态机

FPGA系列之“速度等级”

本文主要介绍FPGA选型时的速度等级这个参数。大家在进行FPGA选型时都会看见一个参数：Speed Grade，这就是芯片的速度等级。

2019-12-16 | FPGA

FPGA时序约束理论篇之时序路径与时序模型

典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。

2019-12-16 | FPGA, 时序约束

Xilinx FPGA的FMC接口

本文主要介绍Xilinx FPGA的FMC接口。Xilinx FPGA的FMC是FPGA Mezzanine Card的简称。FMC分为处理引擎(载卡)和I/O引擎(FMC模块)两大部分。

2019-12-13 | Xilinx FPGA, FMC

Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 2 部分

有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。

2019-12-13 | Vivado

FPGA时序约束理论篇之建立保持时间

什么是时序约束？泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束，软件是无法得知我们的时钟周期是多少，PAR后的结果是不会提示时序警告的。

2019-12-11 | FPGA, 时序, 时序约束