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谁来扛起国产高端 FPGA 的大旗?智多晶 SA5T-200 给出了一个回答
边缘智能加速落地,AMD Spartan UltraScale+ FPGA正式量产出货!
基于AMD Versal器件实现PCIe5 DMA功能
ZYNQ开发基本流程
ZYNQ内部的总体框架如所示,PS中包含2个ARM Cortex-9的内核,一些基本的外设扩展口以及Memory接口。PS和PL的相互通信通过两个通路完成,分别是GP(General Purpose)Ports和HP(High Performance)Ports。GP Ports包含2个Master接口和2个Slave接口,符合标准的AXI协议数据位宽是32bit。HP Ports包含4个接口,...
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2019-08-26 |
Zynq
Hot Chips 31 | AI于芯片的新生辉光(上)
2019年8月19日到21日,第31届Hot Chips大会在斯坦福大学成功举办。 本次大会确实是有非常多非常扎实的工作,也展现了整个处理器与高性能芯片领域行业的趋势与变化。本系列文章将介绍我在Hot Chips大会上的几点观察与思考,涵盖以下几点内容:
2019-08-26 |
AI技术
,
Hot-Chips
重温FPGA设计流程三:(基于Verilog来设计流水灯)
软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1。打开Vivado,创建一个名为design_test的空白工程。点击Add source或者Sources中的+号来添加或者创建一个设计源文件,点击Next。
2019-08-26 |
FPGA设计
,
Verilog
基于边缘应用开发的Xilinx AI 解决方案
本课程介绍如何在边缘计算平台上使用DNN算法、模型、推理、训练以及框架。
2019-08-26 |
AI技术
,
DNN
从hello world到LED驱动
本篇从hello world开始,简要介绍驱动的基本结构,然后再进一步介绍LED硬件的搭建,以及驱动的编写,设备树的修改。让大家对linux驱动有一个基本的认识。
2019-08-26 |
linux驱动
【Vivado约束学习】 时钟约束
在数字设计中,时钟代表从寄存器(register)到寄存器可靠传输数据的时间基准。Xilinx Vivado集成设计环境(IDE)时序引擎使用ClocK特征计算时序路径要求,并通过松弛计算报告设计时序裕度(Slack)。
2019-08-23 |
时钟约束
【免费研讨会】嵌入式系统开发中如何把控和实现风险管理?
本次研讨会将为所有医疗设备的架构师和设计人员介绍一种可适用于所有工业自动化,以及其他高可靠性应用的功能安全策略和网络安全方法,同时还将介绍赛灵思的方案是如何应用于基于风险管理的意料设备设计流程中的,从而帮助客户创建更稳健的设计,加快上市时间
2019-08-23 |
嵌入式系统
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风险管理
ZCU102(5)——AXI_BRAM实现PL与PS数据互联
PS模块通过axi_bram模块,可以使用AXI接口读写PL内的Block RAM,实现PS与PL之间的数据互联。axi_bram需要与Block Memory Generator模块共同使用,axi_bram将PS的AXI操作转化为bram的控制接口时序。建立Vivado工程,并且添加Zynq模块,AXI BRAM Controller模块,Block Memory Generator模块,...
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2019-08-23 |
ZCU102
极致奢华,真正全可编程异构SoC开发套件MYD-CZU3EG评测
米尔科技推出的MYD-CZU3EG开发套件搭载的就是UltraScale+ MPSoC平台器件 — XCZU3EG,它集成了四核Cortex™-A53 处理器,双核 Cortex™-R5 实时处理单元以及Mali-400 MP2 图形处理单元及 16nm FinFET+ 可编程逻辑相结合的异构处理系统,具有高性能,低功耗,高扩展等特性,除了这款异构SOC之外,板子还搭载了丰富的接口和完善的开发资料
2019-08-23 |
MYD-CZU3EG
重磅!支持更复杂IC设计,Xilinx推出全球最大 FPGA
经常听到有媒体问ASIC是否取代FPGA这类问题,看看ASIC设计流程,其中的数字前端中的仿真和验证是离不开FPGA的,所以FPGA和ASIC是共生关系,有了更大的FPGA ,才能在数字IC仿真原型设计效率上大大提升,才可以支持和设计更复杂更大的ASIC,近10年来,赛灵思一直保持着最大业内FPGA的记录,今天,赛灵思再次刷新最大FPGA的新记录
2019-08-22 |
Xilinx
,
FPGA
,
VU19P
,
每日头条
【案例研究】视频与 AI 加速平台颠覆了数据中心流媒体市场
Aupera Technologies 是数据中心视频处理系统领域的新兴企业。Aup2600 是一种专用分布式视频处理系统,内置 48 个赛灵思 Zynq® UltraScale+™ MPSoC。此外,Aup2600 还提供基于赛灵思 Vivado 环境的完整视频 +AI 软件框架和用于神经网络处理的深度学习处理器单元 (DPU)。
2019-08-22 |
AI加速
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Aupera
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Aup2600
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视频处理
拥抱 NVMe 生态:现场体验基于 FPGA 的 NVMe Target 控制器
在 2019 年 8 月 22 - 23日,2019全球闪存峰会上,赛灵思作为 FPGA 的发明者将现场展示我们的 “基于 FPGA 的 NVMe Target 控制器” 解决方案。同期在闪存存储网络论坛上,赛灵思公司数据中心架构师,唐杰也将做《FPGA 助力计算和存储的结合》的主题演讲,与参会者共同探讨新的大数据时代,计算和存储所面临的新挑战和新趋势
2019-08-22 |
NVMe
全球最大 FPGA 驾临 —— 立即启动未来最复杂的技术!
自适应和智能计算的全球领先企业赛灵思公司今天宣布推出全球最大容量的 FPGA – Virtex UltraScale+ VU19P,从而进一步扩展了旗下 16 纳米 (nm) Virtex UltraScale+ 产品系列。VU19P拥有 350 亿个晶体管,拥有有史以来单颗芯片最高逻辑密度和最大I/O 数量,可用以支持未来最先进 ASIC 和 SoC 技术的仿真与原型设计。
2019-08-22 |
FPGA
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VU19P
什么是锁存器、触发器,如何区分?
锁存器(latch)是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,仅当锁存器处于使能状态时,输出才会随着数据输入发生变化。简单地说,锁存器有两个输入,一个是有效信号EN,一个是输入数据信号DATA_IN,有一个输出Q,它的功能就是在EN有效的时候把DATA_IN的值传给Q,也就是锁存的过程。
2019-08-22 |
锁存器
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触发器
稀疏LSTM硬件架构
本文介绍稀疏LSTM的硬件架构,一种是细粒度稀疏化,权重参数分布随机,另外一种是bank-balance稀疏化。
2019-08-21 |
LSTM
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