FPGA 开发圈 | 电子创新网

Zynq之uart软件配置

早期运用的arm芯片规模较小，在芯片上直接有uart的中断服务函数地址寄存器，直接将中断服务函数的地址写入寄存器就搞定了。然后zynq似乎比较复杂，中断也比较复杂。在zynq中有个Scu（snoop control unit窥探控制单元，也是arm所有的）专门控制中断处理。Vivado SDK中提供了scugic驱动来处理相关的操作。下面具体说一下，中断hook的过程。

2019-04-29 |

AI Tech 2019:崂山论“智”，Xilinx秀独家“秘笈”

2019年4月，在春风飘荡的美丽青岛，人工智能行业大咖再次聚首：这里有权威声音、前瞻思维；这里汇聚了一线人工智能公司高管、新兴独角兽、新锐企业家、尖端科学家、跨界投资人；更有来自赛灵思、百度、华为、海信、海思、滴滴、科大讯飞等近百余家公司的企业家、科学家齐聚一堂，围绕人工智能新机遇、新挑战进行思想碰撞、尖峰论“智”

2019-04-28 | AI技术, 人工智能计算, FPGA加速

学会Zynq（5）GPIO中EMIO的使用方法

EMIO就是PS控制PL资源的简单例子。EMIO就是可扩展的MIO，当与PS直接相连的MIO不够用时，可以使用EMIO做“扩展”。使用体会上，感觉就是ARM直接控制了PL部分的管脚。GPIO的bank2和bank3就是通过EMIO接口与PL相连的，本文将先通过PS控制PL部分流水灯的实例感受下EMIO的使用，然后再介绍EMIO相关的基本概念

2019-04-28 | Zynq, GPIO, EMIO

在Linux/U-Boot里为QSPI Flash使用UBIF

UBIFS是更强壮的FLash文件系统。很多嵌入式系统都使用了UBIFS。Xilinx PetaLinux 2018.2也支持UBIFS。只需要在Linux/U-Boot里添加相关配置选项，就能为QSPI Flash创建UBIFS。

2019-04-28 | UBIF, Petalinux

ZYNQ开发（二）GPIO配置

ZYNQ的GPIO由4个BANK组成，其体系结构如图1所示。其中Bank0有32个GPIO引脚，Bank1有22个引脚，共54个GPIO引脚直接通过MIO连接到PS上，每个引脚可以通过寄存器的设置来确定该引脚为输入、输出或者中断，因为54个MIO引脚直接连接在PS上，像其他普通ARM一样，不需要通过XPS进行硬件配置，直接通过SDK编程即可

2019-04-28 | Zynq, GPIO

如何破解两把“剪刀差”加速AI落地？Xilinx给出了答案

在近日举办的第八届EEVIA年度中国ICT媒体论坛暨2019产业和技术展望研讨会上，人工智能也是其中的一个重要主题。自适应和智能计算的全球领先企业赛灵思公司人工智能市场总监刘竞秀在“FPGA — 人工智能计算的加速引擎”的主题演讲中开场就对“智能+”概念作出了通俗的诠释

2019-04-26 | AI技术, ACAP, 每日头条

Xilinx FPGA师资周末集训营天津站圆满成功

2019年4月20日-21日， 2019依元素科技Xilinx FPGA师资周末集训营在河北工业大学顺利开营，本次集训营由依元素科技- Xilinx 大学计划-河北工业大学电子信息工程学院联合举办。参加此次培训活动的除了电子信息工程学院的老师以及部分学生，还有来自北京邮电大学、天津理工大学、天津职业技术师范大学、包头师范学院的老师

2019-04-26 | FPGA师资培训

【视频】HLS 流水线实现高性能

描述了用于提高设计吞吐量的 HLS PIPELINE 指令

2019-04-26 | HLS

三城联动，Xilinx 工业物联网研讨会报名进行时！

2019年5月14日-21日，赛灵思将在上海、深圳、北京三大城市，携手生态合作伙伴及本地成功用户，结合实际应用案例，为中国用户全面分享和阐述赛灵思最新的工业物联方案，期待为更多地中国用户带来创新的灵感，碰撞出后更多创意的火花，共同拥抱并共赢此次工业界的第四次变革

2019-04-26 | 工业物联网

【重磅消息】Xilinx 宣布收购 Solarflare

通过此次收购案，赛灵思能够将其业界领先的 FPGA、MPSoC 和 ACAP 解决方案与 Solarflare 的超低时延网络接口卡（NIC，网卡）技术以及 Onload 应用加速软件相结合，从而实现全新的融合 SmartNIC 解决方案，加速赛灵思的“数据中心优先”战略及向平台公司转型之路。

2019-04-25 | Xilinx, Solarflare, 智能网卡, 每日头条

Zynq开发（一）新建工程

1. 打开vivado2017.4，在出现的对话框中选择创建一个工程，如图所示。这一步是为了创建一个ZYNQ的工程。2. 点击创建工程后，出现对话框如图所示，然后点击对话框中的下一步。这一步表示这是一个创建工程的向导，通过该向导去新建一个工程。3，此时会出现一个对话框如图所示，这一步给工程命名，并且确定工程的保存路径

2019-04-25 | Zynq

Xilinx 乘法器IP的使用

软件工具： Vivado 一、配置Multipiler 按照以下进行配置。重点说一下流水线级数，这里选择5，说明时钟使能后5个周期可以输出结果。二、编写代码生成的模块：

2019-04-25 | Xilinx, 乘法器IP

诚邀：Xilinx 九大演示亮相第二届数字中国建设峰会

本届峰会议程包括：开幕式、主论坛、分论坛、成果展览会、政策发布、创新大赛和闭幕式等7个环节。作为 FPGA、可编程 SoC 及 ACAP 的发明者，赛灵思公司有幸被邀请参展本次峰会，九大智能应用案例将为与会者展示“灵活应变，万物智能”的未来数字生活，并于 “Big Data”分会场做题为《大数据时代的并行计算》主题演讲。

2019-04-25 | 第二届数字中国建设峰会

xilinx verilog 语法技巧——综合属性

在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。 •如果Vivado综合支持该属性，它将使用该属性，并创建反映已使用属性的逻辑。 •如果工具无法识别指定的属性，则Vivado综合会将属性及其值传递给生成的网表。

2019-04-25 | Verilog

Alveo U200，U250，U280数据中心加速卡用户指南中文版上线

赛灵思 Alveo™ 数据中心加速器卡专为满足现代数据中心变幻莫测的需求而设计。对于常规工作负载，与 CPU 相比性能提升高达 90 倍，这其中包括机器学习推断、视频转码和数据库搜索与分析。由于复杂算法的发展速度快于半导体设计周期，因此功能固定的 GPU和 ASIC 器件已经无法跟上发展步伐

2019-04-24 | 数据中心加速卡, UG1289, Alveo

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer