新闻 | FPGA 开发圈

从发明到 AI 加速：庆祝 FPGA 创新 40 周年

今年是首款商用现场可编程门阵列（ FPGA ）诞生 40 周年，其带来了可重编程硬件的概念。通过打造“与软件一样灵活的硬件”，FPGA 可重编程逻辑改变了半导体设计的面貌

2025-06-04 | AI加速, FPGA, AMD

PQC&网络弹性：保护量子时代数据安全

长期以来，量子计算在计算机科学领域都被视为一项遥远的技术。许多从业者产经常挂在嘴边的一句话是：量子技术的普及和广泛应用“仅需五年时间”

2025-06-04 | 量子计算, 莱迪思, PQC

一板多能，AXRF49 定义新一代 RFSoC FPGA 开发平台

AXRF49 通过内建的 16 路 14 位 DAC（最高 9.85GSPS）与 16 路 14 位 ADC（最高 2.5GSPS），实现了 sub-6GHz 频段内的直接射频采样与发射

2025-06-04 | AXRF49, RFSoC, ALINX

AMD Vivado 与 ChipScope 助力 FPGA 调试

通过全新资源中心，可轻松访问丰富的教程、演示及更多资源。参阅实用指南和真实设计示例，快速调试硬件可编程逻辑设计。

2025-06-04 | AMD, Vivado, ChipScope, FPGA

ALINX 发布自适应射频无线电 RFSoC FPGA 开发平台 AXRF49

AXRF49 采用 AMD 公司的 RFSoC Gen3 系列 ZU49DR 主芯片，支持16 路14 位 RF-ADC 输入，最大采样率可达 2.5GSPS，16 路 14 位RF-DAC 输出，最高采样率可达 9.85GSPS

2025-06-03 | ALINX, RFSoC, AXRF49

自主可控再突破，智多晶 Seal 系列 FPGA 芯片通过权威认证！

西安智多晶微电子有限公司自主研发的 Seal 5000、Sealion 2000 系列 FPGA/CPLD 芯片正式通过工业和信息化部电子第五研究所的评估认证

2025-06-03 | 智多晶, SEAL, FPGA芯片

高效机器人拣选系统：莱迪思FPGA与结构光扫描技术的结合之道

本文介绍了莱迪思FPGA如何赋能系统设计，特别是如何降低系统的BOM成本。通过集成莱迪思的FPGA解决方案，您可以构建一个经济高效的随机拣选系统。

2025-05-30 | 莱迪思, 机器人, 3D扫描

助力快速实现时序收敛——利用 AMD VERSAL™ 自适应 SoC 的设计基线策略

您是否准备将设计迁移到 AMD Versal™ 自适应 SoC？设计基线是一种行之有效的时序收敛方法，可在深入研究复杂的布局布线策略之前，帮您的 RTL 设计奠定坚实的基础

2025-05-30 | 时序收敛, Versal, RTL

基于AD9613与Xilinx MPSoC平台的高速AD/DA案例分享

本文主要介绍基于Xilinx UltraScale+MPSoC XCZU7EV的高速AD采集与高速DA输出案例

2025-05-30 | AD9613, MPSoC, XCZU7EV

AMD收购Enosemi：加速共封装光学布局，重塑AI系统互连新格局

随着生成式 AI 和大模型计算需求持续爆发，传统计算架构面临的挑战不断加剧。2024 年，全球训练一个百亿参数以上的大模型所需的计算资源年均增长超过 3 倍

2025-05-29 | AMD, Enosemi, 共封装光学, AI

AMD Versal™ AI Engine 编程六步入门

AMD Versal™ AI Engine 是可编程的矢量处理器阵列，非常适合处理计算密集型 DSP 工作负载。

2025-05-29 | AMD, Versal, AI

Agilex™ 3 FPGA 和 SoC FPGA

Agilex™ 3 器件家族可提供更高的性能、集成度和安全性，从而显著优化 FPGA 的功耗和成本。

2025-05-28 | Agilex-3, Altera

助力高校生态建设，紫光同创亮相“第一届国产FPGA教育大会”

近日，“第一届国产FPGA教育大会”在重庆成功举办，紫光同创受邀参会并分享了公司在高校国产FPGA生态建设方面的丰硕成果

2025-05-27 | 紫光同创, 第一届国产FPGA教育大会

中低功耗 FPGA 战局升温：Microchip 与 Lattice 的“性价比较量”

边缘AI、工业自动化、嵌入式视觉等新兴应用，正推动 FPGA 从性能导向迈向功耗与成本并重的新时代

2025-05-26 | Microchip, Lattice, PolarFire, 首页推荐

重新定义机器人技术：高精度自主移动机器人

机器人基于莱迪思Avant™-E FPGA和英伟达公司的Jetson Orin，展示了实时决策和避障功能。它采用先进的传感器融合系统，集成了莱迪思视觉套件、激光雷达和雷达

2025-05-26 | 机器人, 自主移动机器人, Certus-NX

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer