每日头条

本手册详细介绍 Vivado工具的功能特色，包括 FPGA 设计的逻辑和时序分析以及工具生成的报告和消息。探讨达成时序收敛的方法，包括审查时钟树和时序约束、设计布局规划以及实现运行时间与设计结果的平衡。

普通 NIC 定位于高效迁移服务器的网络数据包，通常包括不同程度的为优化性能而设计的传统卸载。SmartNIC 整合了多方面的附加计算资源，但是这些架构就像雪花一样各不相同，因此，我们将深入研究规模最大、最受欢迎的供应商所提供的几种方法。

数据已经成为数字经济时代最重要的生产要素，成为企业和机构的核心资产，而数据价值的体现则是数据的隐私保护。传统的面向静态数据保护的安全手段已经无法满足数据在跨企业、跨机构之间流通的需求

赛灵思为 FPGA 和 MPSoC 器件中所有受支持的 I/O 标准提供了 I/O 缓存信息规范 (I/O Buffer Information Specification, IBIS) 模型。本篇博文旨在提供有关如何为可编程逻辑 (PL) 和处理器系统 (PS) 多用途 I/O (MIO) 进行 IBIS 模型名称解码的指导信息。

赛灵思今天宣布面向 5G 网络中的 O-RAN 分布式单元和虚拟基带单元推出 T1 电信加速器卡。T1 卡大幅减少了之前系统所需的 CPU 核数量。与其它竞争方案相比，T1 卡不仅可以降低系统总功耗和成本，同时还支持 O-DU 提供更好的 5G 性能与服务。

FPGA 设计是有章可循的，如果用的是 Xilinx 的 FPGA，这个“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整个文档共六大章节 306 页（点击此处查看《UltraFast 设计方法指南》）。对于如此之多的内容该如何消化吸收呢？首先，了解一下 UG949 的背景信息。

您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手？本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。

AI 无处不在、随时在线和以数据为中心的时代，正催升对更高带宽的需求，而这已经超出了当今技术和产品尺寸的能力范畴，世界需要一种当前 CPU 和 GPU 技术所无法企及的更高效、更普及、普适的计算，自适应计算应运而生。

由于高能粒子的撞击，器件的存储单元内容有可能受到干扰，甚至出现翻转。这种单个存储单元的翻转现象（原有内容为0的变成1；或者原有为1的变成了0）就称为SEU （Single Event Upset）。下面我们就基于KCU116开发板，介绍一下如何在设计中加入一个最基本功能的SEM IP，从而开启芯片的SEU检测功能。

在本文中，我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作，以便将其用作为 Vitis 中的加速平台。