如何在同一块开发板上测试GT远端环回
judy 在 周四, 11/28/2024 - 15:34 提交
环回（loopback）是GT的一种特殊配置模式。可以把发送端的数据直通过自身PMA层或对方器件（不加进一步处理）后再转回给发送器件的接收端
Versal是由赛灵思（Xilinx）推出的一系列可编程器件，属于自适应计算加速平台（ACAP）家族。
Versal作为ACAP架构的一部分，旨在为各种复杂的计算工作负载提供灵活性和高性能，使开发者能够更好地平衡通用计算和专用硬件加速的需求。
Versal
VCK190 Versal CPM QDMA EP Design 使用Set_Up_Debug示例
judy 在 周五, 11/22/2024 - 16:52 提交
Versal CPM QDMA EP Design 默认状态下的Setup Debug流程及debug core 时钟，以Vivado 2024.1为例
Versal上R5的联合仿真结果与板子上R5运行结果不一致的问题分析
judy 在 周二, 11/19/2024 - 17:17 提交
我们在Versal上开发驱动程序的时候，经常会访问某些硬件寄存器，读取或者写入某个值
Versal DDRMC硬核应用
judy 在 周四, 11/14/2024 - 11:24 提交
本文以国内用户群体最多的Versal AI Edge VE2302为例，分享一些实际工程设计的细节和经验。
Versal DDRMC DDR4/LPDDR4如何使用内部时钟源
judy 在 周四, 10/17/2024 - 11:26 提交
在Vesal器件的DDRMC DDR4/LPDDR4接口上，控制器的系统时钟源通常是由片外的差分时钟所提供的
贸泽开售适用于高性能计算应用的AMD Alveo V80加速器卡
judy 在 周三, 09/25/2024 - 15:29 提交
AMD Alveo V80加速器卡基于7nm Versal™自适应SoC架构，采用AMD Versal高带宽内存 (HBM) 器件，提供速度高达820GB/s的4x200G网络
借助第二代 AMD Versal™ AI Edge 系列实现 AI 驱动型工业自动化
judy 在 周三, 09/25/2024 - 09:48 提交
第二代 AMD Versal™ AI Edge 系列自适应 SoC 采用高度集成的架构设计。与前代相比，该处理系统可提供至高10 倍的标量算力性能
以第二代 Versal AI Edge 为视觉、安全和零售应用实现实时 AI 性能
judy 在 周三, 09/11/2024 - 09:19 提交
第二代 Versal™ AI Edge 系列自适应 SoC 旨在通过增强的处理器系统、功耗优化的下一代 AI 引擎以及 AMD 全球领先的可编程逻辑来提升 AI 驱动型应用的系统级性能
从Versal系列的产品形态看AMD FPGA的发展方向
judy 在 周三, 08/28/2024 - 09:37 提交
随着数据量的爆炸性增长和计算需求的多样化，传统的“一刀切”式CPU已经难以满足所有应用的需求
AMD Xilinx PCIe Host 配置空间访问流程
judy 在 周五, 08/23/2024 - 15:15 提交
AMD Xilinx的Versal器件中的PCIe IP，也可以作为PCIe Host。 AR76647 提供了相关驱动。