CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍
judy 在 周四, 05/16/2024 - 15:58 提交
本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和 启动流程。
Versal是由赛灵思（Xilinx）推出的一系列可编程器件，属于自适应计算加速平台（ACAP）家族。
Versal作为ACAP架构的一部分，旨在为各种复杂的计算工作负载提供灵活性和高性能，使开发者能够更好地平衡通用计算和专用硬件加速的需求。
Versal
借助全新 AMD Alveo™ V80 计算加速卡释放计算能力
judy 在 周三, 05/15/2024 - 09:43 提交
Alveo V80 的逻辑密度至高翻倍、存储器带宽至高翻倍且网络带宽可高至 4 倍，可以实现强大的计算集群，同时还能优化卡、服务器数量以及机架空间。
AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例
judy 在 周五, 05/10/2024 - 16:15 提交
本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。
AMD Versal AI Edge 自适应计算加速平台之 PS 端以太网使用之 lwip (8)
judy 在 周三, 05/08/2024 - 16:53 提交
开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。
AMD Versal AI Edge 自适应计算加速平台之体验ARM，裸机输出(7)
judy 在 周日, 04/28/2024 - 10:33 提交
本章使用一个简单的串口打印来体验一下Vivado Vitis和PS端的特性
五项功能可提升边缘端嵌入式 AI 性能
judy 在 周三, 04/24/2024 - 09:51 提交
AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段
AMD Versal AI Edge 自适应计算加速平台之GTYP收发器误码率测试IBERT实验(6)
judy 在 周一, 04/22/2024 - 16:25 提交
使用IBERT测试误码率和眼图必须有个收发环通的硬件，开发板上有2个SFP光纤接口，本实验把2个光接口收发两两连接，形成2个收发环通链路。
第二代 AMD Versal™ 自适应 SoC 助力 AI 驱动型嵌入式系统实现单芯片智能性
judy 在 周四, 04/18/2024 - 10:27 提交
AMD 第二代 Versal AI Edge 系列和第二代 Versal Prime 系列自适应 SoC 为 AI 驱动和经典的嵌入式系统提供了单芯片智能性实现性能
AMD向AI边缘计算开战，单芯片智能为嵌入式系统而生
judy 在 周一, 04/15/2024 - 15:17 提交
继第一代Versal™ AI Edge自适应SoC之后，AMD又发布了第二代Versal™自适应SoC，为边缘计算打开了方便之门
Versal裸机使用AI Engine的完整流程
judy 在 周五, 04/12/2024 - 15:16 提交
有很多文档都描述了AI Engine的架构和性能参数，但是看完这些后，现实中遇到的问题最多的是这个AI Engine到底怎么用