Versal

Versal是由赛灵思(Xilinx)推出的一系列可编程器件,属于自适应计算加速平台(ACAP)家族。 Versal作为ACAP架构的一部分,旨在为各种复杂的计算工作负载提供灵活性和高性能,使开发者能够更好地平衡通用计算和专用硬件加速的需求。

Versal System Monitor (Sysmon):过热告警行为

在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明

基于AI引擎的软决策QAM解调器设计

本文描述了在Versal™ AI Core设备上实现最大对数似然比(LLR)的计算算法。

Versal GTY - 如何在IP集成器中将单工TX/RX核合并到多个Quad

要为 Versal 的多个Quad创建收发器设置,建议从 Transceiver Bridge IP 开始

Versal NoC 2022.2 - 如何将 NoC 约束到多个 site

通过 IP integrator 选中多个 NoC site 时,不会在整个实现过程中遵循这些约束

Versal BUFDIV_LEAF 用作为从 CLR_B 到 0 的布线穿越时发生功能错误并导致硬件故障

如果 route_design 多次运行且在硬件中不切换路径

适用于 SSIT 器件的 Versal Fmax 限制

适用于 SSIT 的 Versal Fmax 取决于时钟拓扑结构扩展范围

Vivado 202x - Versal 时钟校准去歪斜的时序问题

使用“时钟校准去歪斜”时,在 Vivado 中会显示下列消息以指明是否启用该功能特性

Versal系统监控:如何写入 SYSMON 寄存器

Versal SYSMON 是通过 Vivado 中的 CIPS GUI 来配置的。您可以通过寄存器存取来对 SYSMON 进行寻址

Versal 系统监控器使用简介

本文将演示如何在 IP integrator 内使用 CIPS Wizard 设置“System Monitor”(系统监控器)

Versal Advanced IO Wizard - 部分配置存在时序收敛问题

在Versal Advanced IO Wizard中,所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间