新一代高性能数字信号处理（DSP）应用日益增长的计算需求，正迅速接近传统FPGA架构的资源和功耗上限。您知道吗？借助AMD Versal™ AI Engine ，您能够......
Versal器件上DDR4硬核控制器DDRMC跑仿真时，按照IP的默认设置，在IP wizard中使能了“Internal Responder”
本文将通过PMC_GPIO作为例子来描述如何唤醒Versal系统。
第二代 Versal™ 自适应 SoC 配备的处理系统可提供比前代至高多出 10 倍的标量算力性能，同时支持 DDR5 内存
Versal的一个GTM Quad包含4路channel和两个LCPLL。本文中的办法就是展示如何在设计里面实现此种配置的自动化。
环回（loopback）是GT的一种特殊配置模式。可以把发送端的数据直通过自身PMA层或对方器件（不加进一步处理）后再转回给发送器件的接收端
Versal CPM QDMA EP Design 默认状态下的Setup Debug流程及debug core 时钟，以Vivado 2024.1为例
我们在Versal上开发驱动程序的时候，经常会访问某些硬件寄存器，读取或者写入某个值
本文以国内用户群体最多的Versal AI Edge VE2302为例，分享一些实际工程设计的细节和经验。
在Vesal器件的DDRMC DDR4/LPDDR4接口上，控制器的系统时钟源通常是由片外的差分时钟所提供的