作者： Kevin He，本文转载自： Ingdan FPGA微信公众号
Zynq...
技术
作者：张大侠，本文转载自： 傅里叶的猫微信公众号
在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师就会选择将之前的管脚信息注释在修改位置的后面。比如下面的工程中，rxd_pin的位置本来是F25，我们需要临时改成E17，同时把F25注释到后面，表明这个位置之前是F25
在综合完后，Open...
作者：张大侠，本文转载自： 傅里叶的猫微信公众号
首先需要明确的一点是，他们都是高速收发器，只是传输速率同，速率大小为：
GTP...
作者：HankFu，本文转载自：博客园
按照在MPSoC上运行基于eglfs_kms的QT应用程序, 可以在MPSoC ZCU106单板的DP上基于eglfs_kms的运行QT应用程序。按照在VCUTRD 2020.1 里设置HDMI-TX显示QT界面, 可以在MPSoC ZCU106单板的HDMI-Tx上基于X11的运行QT应用程序。在HDMI-Tx上，...
作者： 张大侠，本文转载自： 傅里叶的猫微信公众号
在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面：
可能很多同学并没有很关注这个页面，直接默认设置就完事了。
但其实这个页面的内容也是非常有用的，我们可以看到页面中有两个选择：
Include Shared Logic in core...
作者：HankFu，本文转载自：博客园
不同设计里，Linux DRM子系统里设备ID不一样。每次修改，费时费力，也容易出错。
因此写了以下脚本，自动查找encoder_id，crtc_id，connector_id等。然后在后续命令和脚本中，可以直接引用。
每次使用的时候，需要根据情况，更改display_device。display_device一般是类似a0070000....
本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准后数据错误，此问题显示为与时序有关，但时序报告中并未显示任何违例,最初并未使用方法论报告 (Methodology report) 来确定问题根源。
本篇博客将为您演示如何使用此报告来帮助加速调试，甚至完全避免硬件故障，最后确定此问题根本原因是校准完成时出现争用状况。...
本文转载自：上交所技术服务微信公众号
本文选自《交易技术前沿》总第四十五期文章（2021年6月）
李士昱/中信建投证券股份有限公司
孙冬凯/中信建投证券股份有限公司
梁程远/中信建投证券股份有限公司
摘 要：雪球期权是一种新兴的结构较为复杂的期权产品，雪球期权的定价的准确性和速度直接影响交易双方的收益和风险水平。目前我司雪球期权定价采用的是基于C++...
作者：HankFu，本文转载自： 赛灵思中文社区论坛
测试工具版本：PetaLinux 2018.2
测试单板： ZCU106
UBIFS是更强壮的FLash文件系统。很多嵌入式系统都使用了UBIFS。
Xilinx PetaLinux 2018.2也支持UBIFS。只需要在Linux/U-Boot里添加相关配置选项，就能为QSPI Flash创建UBIFS。
第1步，...
本篇博文中的分析是根据真实客户问题撰写的，该客户发现在现场出现罕见的比特翻转, 本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。
最终发现，此问题是由于时钟域交汇 (CDC) 处理不当所导致的，在 report_methodology 和 report_cdc 报告中高亮显示了相关处理错误。
这是使用方法论报告系列博文的第 4 部分。如需阅读整个系列中的所有博文,...
作者：HankFu，本文转载自：博客园
在博客文章 使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽 中介绍了DDR带宽测试工具"apm_main.elf"。使用过程中，发现还有些不足。它只能测试端口1/2/4/5，只能打印带宽。很多场合需要更多信息。于是更新了这个工具，可以测试所有端口，可以测试最小、最大、平均延时，...
本文转载自： XILINX开发者社区微信公众号
本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准错误，不同板以及不同构建 (build) 之间出现的故障并不一致。
本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。
最后，问题是由于用户 XDC set_false_path 约束覆盖 MIG IP 约束所导致的,错误使用...
作者：Matthew Weiner，RF Pixels
新兴的 5G 网络依托毫米波频谱运行，这意味着 5G 网络的性能优于 4G 网络，能够以更高的速度、更低的延迟传输更多数据。
毫米波频谱技术发展前景广阔，但也使设备制造商面临大量设计挑战。例如，相比低频信号，毫米波频谱信号更易因大气及其他物体的阻隔而衰减。
我和我的同事正在开发配有专用 RF 电子硬件的射频前端，...
本文转载自： Ingdan FPGA微信公众号
在一些工业应用中不管出于成本还是功耗又或者集成难度可能不需要DDR，这些系统只需要很小的内存空间来存储和执行其应用程序，对于这些系统OCM可以满足其与存储器相关的需求。用户只需要从OCM执行引导程序和应用程序。如果OCM大小也不足以存储和执行应用程序，用户也可以从QSPI Flash来执行应用程序代码，...
作者：Noah Madinger, Colorado Electronic Product Design (CEPD)
编者按——尽管协处理器架构因其数字处理性能和吞吐量而闻名，但也为嵌入式系统设计者提供了实现项目管理策略的机会，从而降低了开发成本并加快了上市速度。本文重点介绍分立式微控制器 (MCU) 和分立式现场可编程门阵列 (FPGA) 的组合，...
BittWare的SmartNIC Shell和BittWare的Loopback Example的功能之一是一个数据包解析器/分类器，它可以从数据包中提取协议字段。通过这篇白皮书，我们不仅要描述我们的Parser，还要解释如何使用HLS来构建和配置它，从而获得比使用P4语言更好的实现。Parser 代码可在 BittWare 开发者网站上免费提供给 Xilinx UltraScale+ 用户，...
本文转载自： XILINX开发者社区微信公众号
本篇博文中的分析是根据真实客户问题撰写的，该客户发现不同操作系统间 QoR 性能存在差异。虽然可以理解赛灵思无法保证不同操作系统间的可重复性，正如"赛灵思答复记录 61599"中所述，但此处案例中出现的差异量级值得进一步深入调查。
最初在 Windows 上的结果更好，但后续在 Linux 上结果更好, 最后发现，...
本文转载自： XILINX开发者社区微信公众号
HLS导出的.xo文件如何导入到Vitis里面？需要把.xo文件解压，然后把文件夹导入到Vitis Kernel/src文件夹下吗？
这下图中，将xo文件作为源文件import时，xo文件显示为灰色，添加不了，如图所示：
只需要把xo文件作为源文件加入Vitis工程即可（Link时会直接使用）...
作者：Susan Cheng，赛灵思北美工业视觉市场经理
自动化可重复的工作、自主做出复杂决定，机器人正借由效率的提升持续改变着未来工作模式。机器人适应环境变化的能力越强，其所能提供的价值就越大。
1. 为什么固定功能芯片已难以满足机器人行业需求？
长期以来，电子行业主要依靠 ASIC 提供机器人应用亟需的高性能和实时响应能力。然而，...
本文转载自： XILINX开发者社区微信公众号
本篇博文中的分析是根据客户真实问题撰写的，该客户发现即使时序已得到满足的情况下，硬件功能仍出现错误。最后发现，问题与时钟域交汇 (Clock Domain Crossing) 有关，因此，本篇博文介绍了如何调试设计中的时钟域交汇问题。
问题说明：
在此设计中，用户生成了比特流并将其用于器件编程，在硬件上进行测试时，...
作者：Anthony DeSimone，ADI自动化、能源与传感器部门应用工程师；Michael Giancioppo，ADI FPGA系统应用工程师
JESD204B是近期核准的JEDEC标准，用于转换器与数字讯号处理组件之间的串行数据接口。它是第三代标准，进一步解决了先前版本的一些缺陷。这个接口的优势包括，数据接口路由所需电路板空间更少，建立与保持时序要求更低，...
作者： Simon Yang，本文转载自：Ingdan FPGA微信公众号
1. 为什么选择SRIO
随着PCIe接口、以太网接口的飞速发展，以及SOC芯片的层出不穷，芯片间的数据交互带宽大大提升并且正在向片内交互转变；SRIO接口的应用市场在缩小，但是由于DSP和PowerPC中集成了SRIO接口，因此在使用DSP/Power PC + FPGA的使用场景中仍然占有一席之地...
作者： HankFu，本文转载自：博客园
Xilinx的开发工具SDK/Vitis都可以自动根据Vivado设计，创建软件工程，自动配置各个外部设备的驱动程序。为了兼容旧版本工程，SDK/Vitis里提供了多个IP版本的驱动程序。如果在SDK/Vitis的软件工程里查看代码，驱动程序都是正确的。
如果没有工程，也可以在安装目录下查看代码，比如目录Vitis\2020.2\data\...
工业市场和医疗市场上的各类视觉应用，都期待摄影机的尺寸、速度、智能性和功耗水平能获得改善，特别是工业应用还对安全性、扩展温度效能和生命周期，有着更额外的要求。本文将探讨机器视觉、工厂自动化和机器人技术等应用中的部分此类需求。
工业摄影机制造商一直都面临着设计出更小尺寸产品的挑战。机器视觉摄影机与消费型摄影机解决方案不同，尤其是工厂自动化摄影机必须符合严格的成套标准和要求。...
介绍
自从非易失性存储器快车(NVMe)协议问世以来，数据中心客户广泛采用了这项新技术，它为存储应用带来了更高的性能和低延迟(Gupta，2018)。NVMe的功能集使该技术成为市场上增长最快的存储解决方案。国际数据公司预测，到2021年，基于NVMe的存储解决方案将产生超过50%的与主外部存储出货量相关的收入（Burgener，2019）。
BittWare提供FPGA加速解决方案，...
1. 介绍
最近陆陆续续有工程师拿到了VCK190单板。 VCK190集成了Xilinx的7nm AIE，有很强的处理能力。 本文介绍怎么运行Xilinx AIE的例程，熟悉AIE开发流程。
前一篇文章，Versal AIE 上手尝鲜 -- Standalone例程介绍了进行Standalone（BareMetal）程序开发的例子。
这一篇文章，...
作者：HankFu，本文转载自：博客园
介绍
PetaLinux 能够根据Vivado的设计，自动生成V4L2的Video Pipeline的devicetree。但是它主要为Xilinx的VCU TRD服务，测试的组合比较少。很多时候，需要根据自己的工程，修改V4L2的Video Pipeline的devicetree。
硬件设计
有项目需要对输入的视频，...
本文转载自：XILINX开发者社区微信公众号
随着设计复杂度和调用IP丰富度的增加，在调试时序约束的过程中，用户常常会对除了自己设定的约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子，我的XDC里面并没有指定set_false_path，为什么有些路径在分析时忽略了？我怎么去定位这些约束是哪里设定的？
事实上，...
作者：HankFu，本文转载自：博客园
有工程师询问vcu-ctrl-sw里decoder的退出机制。 下面的内容，根据vcu-ctrl-sw 2020.2分析。
Decoder运行的主要代码是AsyncFileInput里的run()，以线程运行。run()里调用BasicLoader里的ReadStream()，不断读取文件（）。如果读到文件结束，也就是uAvailSize为0，...
作者：https://www.cnblogs.com/hankfu/p/15076404.html，本文转载自：博客园
如果是VCK190 ES单板，需要在Lounge里申请"Versal Tools Early Eacess"; "Versal Tools PDI Early Eacess"的License，并在Vivado里使能ES器件。在Vivado/2020.2/scripts/...
为了提升计算基础设施的性能，并紧跟数据分析与 AI 不断攀升的需求，众多企业将硬件加速视为主要的解决方案。在大多数情况下，先进的可编程硬件（主要是指 GPU 和 FPGA）是加速的主要方式。通过使用这种先进的硬件，企业正在赢得计算优势；然而，对于编程难度，他们仍然存在合理的担忧。
图 1：分析/AI 流水线组件
硬件制造商正在将加速方法应用于计算存储，...
什么是 SOM (System-on-Module)？
SOM (System-on-Module) 在随时可投入生产的单块印刷电路板 (PCB) 上提供嵌入式处理系统的各种核心组件，包括处理器内核、通信接口和内存模块等。有了这种模块化方法，SOM 将成为嵌入各种终端系统的理想选择，从机器人到安全摄像头，无所不包。
SOM (System-on-Module)...
描述
问题版本：Vivado 2020.2
已解决问题的版本：请参阅（赛灵思答复记录 75764）
本设计咨询涵盖如下 Versal DDRMC 设计：使用对应 LPDDR4 和 x8 或 x16 DDR4 组件接口的 DQS 字节组管脚交换所生成的设计。
执行 DQS 字节组交换时，根据 Versal DDRMC 架构，要求 DQS 对必须与 DQS 对进行交换，同样地...
作者：Charles Xu，本文转载自： Ingdan FPGA微信公众号
本文主要包含MultiBoot的功能简介、流程介绍和工程实现几个部分的讲解。
我们先从它的功能介绍讲起来；MultiBoot功能是大部分Xilinx FPGA可以实现的固有特性；其主要优点如下所示：
1、我们可以把多个bitstream存储在配置Flash中，...
大多数FPGA程序员认为，高级工具总是发出更大的比特流，作为提高生产率的"成本"。 但事实总是如此吗？在本文中，我们展示了一个真实的例子，我们使用传统的RTL/Verilog工具创建了一个常见的网络函数RSS，然后在相同的硬件上使用高级合成（HLS）。 我们发现令人惊讶的是：HLS方法实际上使用了较少的FPGA门和内存。这是有原因的。
HLS的FPGA开发方法是只抽象出可以在C/C++...
本篇文章来自赛灵思高级工具产品应用工程师 Hong Han
本篇博文将继续介绍在Vitis中把Settings信息传递到底层的Vivado。
对于Vivado实现阶段策略的指定：
--vivado.impl.strategies
举例设置需要尝试的实现策略：
--vivado.impl.strategies "Performance_Explore,...
描述
该设计咨询涵盖如下 UltraScale+ GTH/GTY 收发器问题，即 GTPOWERGOOD 在上电后可能无法断言有效。
所有 UltraScale+ GTH/GTY 收发器中均包含 *_delay_powergood.v 模块。
GTH/GTY 设计的部分构建中来自 *_delay_powergood.v 模块的 GTPOWERGOOD 可能保持处于低电平，而同时...
本文转载自：XILINX开发者社区微信公众号
本篇文章来自赛灵思高级工具产品应用工程师 Hong Han
在Vitis 统一软件平台中使用v++ -link命令，可以把各种类型Kernel(C, C++, OpenCL™ C, 以及 RTL)的对象文件(.XO)整合到目标平台中，最终生成器件的二进制文件XCLBIN
在Vitis完成这个过程的底层，实际调用的是Vivado...
本文转载自：AI加速微信公众号
DNN加速器的设计一直在两个方面使力：通用架构和高效性能。通用性需要自顶向下的设计，首先综合各种神经网络的算子设计一套标准的指令集，然后根据硬件平台的特点，考察计算资源，存储资源以及带宽，进行硬件的模块化设计，在指令集以及硬件的特殊结构基础上，再去构建工具链。
通用性要看的广，指令集的定义要具有扩展性和灵活性，工具链要能够灵活的对接不同的深度学习框架，...
作者： Tawfeeq Ahmad，本文转载自：Digikey
以太网技术继续向更高、更优的性能和功能水平不断迈进。万兆以太网 (GbE) 有望满足苛刻的市场需求，提升性能并仍能兼容之前的各种变型。
它可以满足高性能实时系统、云计算、零延迟传输系统和高性能嵌入式计算 (HPEC) 的苛刻需求。它也是高速处理器之间和 I/O 通信的可行性选择。
iWave 提供的解决方案
在...
本文转载自：XILINX开发者社区微信公众号
本篇是利用 Python 和 PyTorch 处理面向对象的数据集系列博客的第 3 篇。
如需阅读第 1 篇，请参阅此处。
如需阅读第 2 篇，请参阅此处。
第 3 部分：repetita iuvant(*)：猫和狗
(*) 是一个拉丁语词组，意为“水滴石穿，功到自成”
在本篇博文中，我们将在“猫和狗”...
近年来，向基于NAND闪存的存储迁移和非易失性存储器快车®(NVMe™)的引入，为技术公司以不同的方式"做存储"增加了许多机会1。实时数字业务的快速增长和多样性要求这种创新，以便实现新的产品和服务。
介绍
近年来，向基于NAND闪存的存储迁移和非易失性存储器快车®(NVMe™)的引入，为技术公司以不同的方式"做存储"增加了许多机会1。实时数字业务的快速增长和多样化要求这种创新，...
作者：Alex Wong，本文转载自：Digikey官网
计算密集型应用是指需要大量复杂计算的任何计算机应用。像 AI 推理、大数据分析、网络和科学研究建模之类就是如今的一些比较流行的计算密集型应用。
计算密集型应用所需的处理能力远远超过单靠处理器就能处理的能力。现场可编程门阵列 (FPGA) 被认为是各种计算应用的加速器，因为它具有可定制性、可编程性以及与相对性能的低功耗特性。...
如果您计划开发一个无线应用程序，并且需要选择一款软件无线电(SDR)，您可能会面临一些疑问，例如：
我从何处入手？
哪一款通用软件无线电外设(USRP)适合我？
我应该使用哪种软件开发工具？
本技术白皮书介绍了各种USRP型号之间的主要差异，可以帮助您...
应用程序不断增多，适用的无线设备也随之增加，造成需求和设计越发复杂。由于人们需要的数据越来越多，硬件设计便向着更宽的带宽、更高的频率和更多的通道发展，而软件则需要提供更大的灵活性，并缩短产品上市时间。
无论是在实验室中对新的无线技术进行原型验证，还是在...
本文转载自：XILINX开发者社区微信公众号
本篇是利用 Python 和 PyTorch 处理面向对象的数据集系列博客的第 2 篇。
如需阅读第 1 篇：原始数据和数据集，请参阅此处。
我们在第 1 部分中已定义 MyDataset 类，现在，让我们来例化 MyDataset 对象
此可迭代对象是与原始数据交互的接口，在整个训练过程中都有巨大作用。
第 2 部分：...
本文转载自： Ingdan FPGA微信公众号
目前基于MPSOC的一些参考设计中并没有实现开机画面的功能 ，那在一些带显示屏的产品在设计的时候就需要这一功能，基于原来传统的方式也可以在FPGA中来实现，今天分享一个在PS侧来实现开机画面，以节省PL侧的宝贵资源。
这个设计是基于PS侧的RPU(R5_0)来实现的上电送显，...
目前，汽车市场对软件定义功能和应用的需求越来越旺盛，行业正迫切需要一种先进的网关，能够提供通用性并为客户提供数据加速和数据分析功能。此外，由于 OEM 车辆和软件定义车辆在需求上存在较大差异，因此需要一种功能更强大且良好平衡的通用型解决方案。
为满足这种需求，ElectroKnox 基于赛灵思 Zynq UltraScale+ MPSoC 平台，...
描述
在 Vivado 2021.1 中，Control, Interfaces and Processing System (CIPS) IP 架构已重新设计。此次升级支持将来自其它 Versal 系列的器件集成到 CIPS IP 内。
如需了解升级后需用户干预的更改的相关信息，请参阅以下“升级至 CIPS 3.x”部分。
解决方案
升级至 CIPS 3.X
升级至...
本文转载自：安富利微信公众号
本文探讨如何利用一款基于赛灵思软硬件自适应计算平台的智能相机开发平台，让以往使人望而却步的AI应用开发变得触手可及。
随着人工智能（AI）应用的高速发展，视觉AI成了各家技术公司逐鹿的主战场。基于机器学习，网络边缘的视觉AI设备可以根据AI推理，完成物体探测、人脸识别、图像分析等多种智能视觉任务，为用户带来全新的体验。
不过如果置身视觉AI这个“...