作者：Sandy Macnamara，AMD工程师；来源：AMD开发者社区本文提供有关 Versal 内置自校准 (BISC) 工作方式的详细信息。此外还详述了 Versal 的异步模式及其对 BISC 的影响。Versal XPHY 具有一项称为“内置自校准”的功能，如需了解详细信息，请参阅 AM010 文档。BISC 的基本原理与 UltraScale/...
技术
接口注意事项虽然单核编程专注于单个AI引擎中算法的向量化，但多核编程考虑多个AI引擎内核，数据在它们之间流动。 ADF图可以包含与PS、PL和全局内存交互的单个内核或多个内核。每个AI引擎内核都有一个运行时比率。这个数字是以一次内核调用（处理一个数据块）所占用的周期数与周期预算的比率计算的。应用程序的周期预算通常根据预期的数据吞吐量和正在处理的块大小而固定。...
摘要量子计算的快速发展对传统密码系统构成了重大威胁。在量子计算可能颠覆传统密码系统的时代，采取行动迫在眉睫。本白皮书深入探讨了当前加密协议的漏洞，介绍了最新标准化的PQC算法，为那些希望采取措施对抗量子威胁的组织提供了战略路线图。通过采用莱迪思半导体的创新解决方案，您可以保护您的数字资产，在量子时代保持领先。1. 引言当前加密方案面临的挑战量子计算不仅仅是一个理论概念，它正快速融入现实，...
本篇博文主要涵盖了 AMD 为集成的 RF Data Converter 提供的公共资源。AMD Zynq™ UltraScale+™ RFSoC 器件家族将处理器系统与 UltraScale™ 架构可编程逻辑和 RF-ADC、RF-DAC 以及 Soft-Decision FEC 相结合，能够实现完整的软件定义无线电，其中包括直接 RF 采样数据转换器，支持在高度可编程的单一 SoC 上实现...
作者：Rachel Gaines，AMD工程师；文章来源：AMD开发者社区
这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。
工具流程为：Vitis Unified (HLS) > Vivado > Vitis Unified（平台和嵌入式应用）。我们将创建一个 HLS...
作者：Macnica Engineer，来源：骏龙电子数据中心、图像处理和通信设备中使用的 FPGA 性能正在迅速提高，市场上也在不断推出新设备。因此需要为 FPGA 提供低压和大电流电源，而且设计难度也在增加。在此背景下，模块型电源集成电路备受关注。另一方面，那些尚未熟悉电源设计的人可能会问，与分立式电源相比，模块式电源在用作 FPGA 电源时有哪些优势？本文将为那些设计 FPGA...
概览AI引擎是一系列超长指令字（VLIW）处理器，具有单指令多数据（SIMD）向量单元，针对计算密集型应用进行了高度优化，特别是数字信号处理（DSP）、5G无线应用和机器学习（ML）等AI技术。 AI引擎阵列支持三个级别的并行性： ·指令级并行性（ILP）：通过VLIW架构，允许在单个时钟周期内执行多个操作。 ·...
作者：Xu Dong，AMD工程师；来源：AMD开发者社区本篇博文旨在将 O-RAN 仿真系列博客扩展至多个分量载波 (CC) 的用例。其中还涉及到 O-RAN 通道处理 (OCP) 模块中的 CCID 配置。软件版本：Vivado 2023.2，含来自（答复记录 000035790）的补丁设计生成：第 1 步：请参阅 O-RAN 仿真系列博客，了解如何将 PCAP...
本篇文章来自 FPGA 大神、Ardiuvo...
AI引擎配置和启动1. AI引擎阵列配置 在AI Engine阵列配置中有两种顶级方案：通电时的AI Engine阵列配置和AI Engine阵列部分重新配置。下图显示了AI引擎阵列和配置接口的高级视图，其中沿着有通过NoC连接到PS和平台管理控制器（PMC）的寄存器。任何内存映射的AXI4主机都可以使用NoC（例如PS和PMC）配置AI引擎阵列中的任何内存映射的AXI4寄存器。...
作者：Jeff Shepard ,文章来源：Digikey电子技术台文章概述 本文中，DigiKey回顾了 FPGA 的电源输电需求，重点强调电压精度、瞬态响应和电压排序，并通过运行实例详细介绍各种与热管理有关的挑战。然后，介绍来自 Analog Devices 的 集成 DC/DC ...
作者：Abhinay Sudha P，AMD工程师；文章来源：AMD开发者社区
本篇博文主要讲解在 PL 中将来自 IP 核的超 32 次中断布线到 PS 的情况下，该如何使用 AXI Interrupt Controller (INTC) 中的级联模式。
在 Vivado 设计中使用了 AMD AXI GPIO 中断。
设计示例是以 VCK190 评估板为目标而创建的，...
AI Engine 架构标量单元下图显示了标量单元的框图，包括标量寄存器文件和标量功能单元。 标量单元包含以下功能块。 •寄存器文件和特殊寄存器 •算术和逻辑单元（ALU） •非线性函数-定点和浮点精度 •数据类型转换 加法、减法、...
作者：Hairi Ni，文章来源：FPGA FAE技术分享选集3D重建通过精确捕捉物体表面几何信息，构建出高精度数字模型，在多个行业中获得了广泛应用。从工业制造、航空航天，到文物保护、建筑工程等领域，3D扫描重建技术均展现出关键作用，驱动各行业加速向数字化、智能化迈进。一、3D扫描技术实现方案简介（一）主流技术方案结构光技术：光源向物体表面投射特定编码光栅，利用摄像头捕捉光栅在物体表面产生的形变...
作者：Scott Turnbull，Fidus Systems 首席技术官解锁 AMD Versal SoC 的全部潜力为了实现具有严格吞吐量和延迟要求的自适应系统，工程师可以使用 AMD Versal 自适应 SoC。Versal 提供了可编程逻辑（含 DSP 单元）、各种硬核处理元素、AI 引擎以及片上网络（NoC），以实现快速高效的数据传输。图片来源：Fidus SystemsFidus...
智多晶eSPI_Slave IPeSPI总线具有低功耗、管脚数量少、高效的数据传输等优点，常用于与EC、BMC、SIO等外设的通信，是PC中CPU与这些外设通信的主流协议。智多晶eSPI_Slave IP符合eSPI标准规范，支持相关协议属性。eSPI_Slave IP特性：支持Single SPI、Dual SPI和Quad SPI模式；支持所有eSPI命令；提供apb用户接口；...
本文作者：AMD 工程师 Alan Schuler传统上，使用门控时钟是 ASIC 设计中降低系统功耗的常见方法。通过门控时钟，可在非必要时阻止整组寄存器的状态转换。图 1：使用与门进行时钟门控在图 1 中，当“gate”信号设为低电平时，所有寄存器均关闭且不消耗动态功耗。此类编码风格并非总能有效适配 FPGA。原因在于 FPGA 具有先进的专用时钟资源，...
AI Engine 架构1. AI Engine 架构AI Engine是一款高度优化的处理器，具有单指令多数据（SIMD）和超长指令字（VLIW）处理器，支持定点和浮点精度。如下图所示，AI Engine 有一个内存接口，一个标量单元，一个向量单元，两个加载单元，一个存储单元，以及一个指令提取和解码单元。AI Engine的特性包括：32位标量RISC处理器○...
AI Engine 阵列接口架构AI Engine以二维阵列的形式排列，如下图所示。AI Engine阵列接口提供与设备其余部分接口所需的功能。AI Engine阵列界面有三种类型的AI Engine界面平铺。AI Engine阵列的每一列都有一对一的接口Tile对应。接口Tile形成一行，并水平（左和右）移动内存映射的AXI 4和AXI 4-Stream数据，并垂直向上移动AI...
作者：Rachel Gaines，AMD工程师；来源：AMD开发者社区这篇博客旨在逐步演示如何使用 Vitis HLS 来创建一个 HLS IP，通过 AXI4 接口从存储器读取数据、执行简单的数学运算，然后将数据写回存储器。接着，您将在 Vivado 设计中使用此 HLS IP，并使用嵌入式 Vitis 应用控制此 HLS IP。 具体的运行和测试条件如下：操作系统：Ubuntu...
本篇文章来自 FPGA 大神、Ardiuvo & Hackster.IO 知名博主 Adam Taylor。在这里感谢 Adam Taylor 对 ALINX 产品的关注与测试。为了让文章更易阅读，我们在原文的基础上作了一些灵活的调整，包括对一些专业名词进行了补充解释，便于初学者快速理解。最近，我在办公室里搞了一块 ALINX VD100。这是一块基于 AMD...
AI Engine Tile 架构AI Engine数据移动架构 本节描述了AI Engine阵列内以及AI Engine Tile和可编程逻辑（PL）之间的数据通信示例。（1）通过共享内存进行AI Engine到AI Engine的数据通信 在多个内核适合单个AI Engine的情况下，可以使用共享内存中的公共缓冲区建立两个连续内核之间的通信。...
作者：Chaowen Yin，AMD工程师；来源：AMD开发者社区本文讲述了如何使用 One Spin 检查 AMD Vivado™ Design Suite Synth 的结果（以 Vivado 2024.2 为例）。1. 确定与Vivado 2024.2 匹配的OneSpin 360版本。 1.1 选择匹配的版本VCS和OS:...
AI Engine Tile 架构AI Engine Tile架构的顶级框图、关键构建模块和AI Engine Tile的连接如下图所示： •AI Engine Tile由以下高级模块组成： •tile互连 •AI Engine •AI Engine内存模块 ...
作者：Sandy Macnamara，AMD工程师；来源：AMD开发者社区我们将使用 Clocking Wizard 文档 PG321 中的“通过 AXI4-Lite 进行动态重配置的示例”章节作为参考。首先在 Vivado 中构建工程。我将使用 VCK190 评估板。您可使用 Vivado 中的实用设计示例作为起点。选择 CIPS DDR PL 调试示例，其中 CIPS...
1. Versal 自适应 SoCs简介AMD Versal™自适应SoCs将标量引擎、自适应引擎和AI Engine与领先的内存和接口技术相结合，为任何应用提供强大的异构加速功能。硬件和软件的目标是由数据科学家和软件和硬件开发人员进行编程和优化。设备由大量工具、软件、库、IP、中间件和框架支持，以支持所有行业标准设计流程。 Versal产品系列基于TSMC 7 nm...
作者：Krishnpriya Sinha，AMD工程师；来源：AMD开发者社区本篇博文包含一个设计示例，该示例使用 DSP58 将中点值收敛舍入到最近的偶数和奇数。中点的收敛舍入用例采用的是 DSP slice 分片的“pattern-detection”（模式检测）模式。收敛舍入是 DSP 分片的模式检测功能的诸多应用之一。对于 3.5、-1.5、7、6.5 等中点值用例，...
概述一.Versal Al核心系列 通过集成的AI引擎实现突破性的AI推理和无线加速，提供出色的计算性能。产品组合的最高计算能力，可最大限度加速AI和工作负载。二.主要特点1. 处理系统在通用自适应SoC中有三种标量处理机类型，以支持不同的应用需求。应用处理单元是操作系统支持的复杂应用的理想选择，实时处理单元是需要低延迟、确定性和实时控制的应用的理想选择。...
本文作者：AMD 工程师 Aravind Babu本篇文章介绍了在任何平台上使用 PetaLinux 的先决条件。PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)，主要用于基于 FPGA 的系统级芯片 (SoC) 设计或 FPGA 设计。安装要求工作站最低要求：8 GB RAM（针对 AMD 工具推荐的最低要求）2 GHz CPU 时钟或同等频率（至少 8 核）100 GB...
作者：Steven Zhan，来源：骏龙科技社区背景介绍在嵌入式系统中，UART 串口通常用于调试和通讯。通常情况下，调试串口对波特率的大小没有特别要求，一般配置是 115200 8N1。UART 串口除了调试功能外，有时候在设计中也会充当数据通讯接口和其它单板或模组进行互连通讯。当 UART 作为数据通讯接口时，对传输的带宽就会有较高要求，往往原先的波特率 115200 就不能适应这样的需求了...
智多晶FIFO_Generator v2.0 IPFIFO_Generator是智多晶设计的一款通用型FIFO IP。当前发布的FIFO_Generator IP是2.0版本，相比之前的1.1版本主要新增了非等比输入输出数据位宽支持和异步FIFO跨时钟级数配置功能。FIFO_Generator IP特性支持同步/异步选择支持RAM类型选择：自动、块(BLOCK)RAM、...
作者：威视锐科技12 OFDM:正交频分复用 OFDM是一种数字多载波调制方法，它允许在无线多径信道上高效、可靠地传输和接收数据。因此，它已成为各种无线通信技术和标准的首选调制方案，包括4G LTE，5G NR，Wi-Fi以及数字音频和视频广播。 在通过信道的传输过程中，无线电信号在其所占用的频带内可能会经历非线性增益。...
引言在探索宇宙奥秘的漫漫征途中，中微子作为一种神秘的基本粒子，始终吸引着科学家们的目光。中微子几乎不与物质相互作用，却携带了宇宙诞生、恒星演化以及超新星爆发等重大宇宙事件的关键信息。然而，由于其特殊性质，对中微子事件的探测成为了极具挑战性的任务。近年来，基于FPGA的解决方案和先进的传感器数据处理技术异军突起，为中微子事件探测开辟了新的路径，实现了高效、实时的探测成果。解决方案Hyper-...
11 RFSoC SDR的设计工具和工作流程11.7 天线，滤波器和放大器 当使用RFSoC进行原型设计时，通常需要外部无线电组件。例如，可能需要天线来改善信号采集，或者需要外部滤波器来抑制频谱混叠。我们的讨论将围绕简单、易于构建的前端设计展开，不包括外部设备的专门设计。最后，我们将只关注信号采集设备。图11.15展示了RF-ADC的简单前端配置。天线用于采集信号...
可重构智能超表面（Reconfigurable Intelligent Surface, RIS）技术是一种新兴的人工电磁表面技术，它通过可编程的方式对电磁波进行智能调控，从而在多个领域展现出巨大的应用潜力。超表面具有低成本、低能耗、可编程、易部署等特点，通过构建智能可控无线环境，有机会突破传统无线通信的约束，给未来移动通信网络带来一种全新的范式。...
11. RFSoC SDR的设计工具和工作流程11.4 PS硬件软件合作设计11.4.1 作为软硬件协同设计的Vivado工作流 通过重新检查先前考虑的Vivado工作流，可以突出强调协同设计方法。图11.10说明了Vivado和Vitis生态系统中的这种集成设计方法，它包括分区但高度依赖的PL和PS设计、实现和硬件验证。...
MIPI协议未来汽车领域的发展愿景令人憧憬，其背后的驱动技术也因此备受关注。如今，传感器对于下一代汽车视觉与安全的发展至关重要，毕竟驾驶者和乘客的出行安全都依赖于这些传感器。传感器催生了众多基于人工智能（AI）的应用，其中就包括高级驾驶辅助系统（ADAS），涵盖自动紧急制动、车道保持、全景环视，乃至最终推动自动驾驶的实现。例如，Waymo的自动驾驶出租车系统使用到多达29个图像传感器，...
摘要本文介绍了一种在FPGA中实现的增强型正交频分复用（OFDM）调制器设计，它使用了逆FFT模式的莱迪思快速傅立叶变换（FFT）Compiler IP核和莱迪思有限脉冲响应（FIR）滤波器IP核。该设计解决了在没有主控制器的情况下生成复杂测试模式的常见难题，大大提高了无线链路测试的效率。通过直接测试模拟前端的JESD204B链路，OFDM调制器摆脱了对主机控制器的依赖，简化了初始调试过程。...
前言文档内容适配技术问题说明：1. MES2L676-100HP开发板如何固化到两颗flash；2. MES2L676-100HP开发板如何加快上电后flash加载速度（SPI X8模式）简介MES2L676-100HP开发板（盘古100Pro+开发板）采用紫光同创logos2系列FPGA，芯片型号为PG2L100H-6FBG676。...
11. RFSoC SDR的设计工具和工作流程11.3 PS设计11.3.1 软件栈 在设计RFSoC PS时，必须选择合适的软件堆栈来满足设计要求。软件栈是一组基本软件，开发人员可以在这些软件的基础上添加他们自己的定制软件，以适应预期的应用程序。根据所定义的软件系统是否具有两个或多个并发功能，是否需要执行实时操作，...
文章来源：明德扬FPGA科技在MIPI多路摄像头拼接项目中，需要使用到FIFO的IP核来进行数据的缓存与时钟域的交互，下面我来介绍一下Diamond FIFO IP核生成与例化的步骤。首先，找到生成IP核的窗口，如下图1中红框标注所示：图1 IP核调用窗口点击后进入Clarity Designer，创建一个IP核。需要注意的是Design...
11. RFSoC SDR的设计工具和工作流程11.1 高层次设计过程RFSoC器件分为两个主要的可定制部分，处理系统(PS)和可编程逻辑(PL)。在为RFSoC设计系统时，值得首先考虑的是设计的功能如何在这两个元素之间进行划分。例如，数据是在PS上生成或处理，还是只在PL上执行。这种划分是设计过程中的第一步。 此外，...
作者：Terry Ni，AMD工程师；来源：AMD开发者社区一、引言设备树（Device Tree）是一种数据结构，用于描述计算机硬件组件，以便操作系统内核能够识别和管理这些组件。随着嵌入式工具的不断发展，设备树也分为了传统设备树（classic device-tree）和系统设备树（sytem device-tree）。在Vitis 2022版本之前，只能使用传统设备树（classic...
10. 射频数据转换器品质因数与频率规划10.3 频率规划即使最好的数据转换器中也存在噪声和杂散，因此必须采用策略来减轻它们的影响，如频率规划。它利用了许多杂散的确定性与其频率内容的可计算性。根据一组已知的参数预测频谱中杂散的位置相对简单，频率规划涉及调整这些参数以避免杂散分量和感兴趣的信号之间的重叠，并将杂散定位在可以通过滤波轻松去除的频率上。10.3.1 混叠的影响...
如今，边缘采集的数据量十分庞大。据 Gartner 预测，到 2025 年，将有多达 75% 的企业数据会在传统数据中心以外生成[1]。随着企业运营的节奏日益加快，人们对快速响应的期望日益提升，决策逐渐从数据中心转向网络边缘。将采用人工智能 (AI) 和机器学习 (ML) 算法的计算能力及具有 AI 功能的设备安排在边缘，可以在提升数据处理量的同时生成更多数据，从而实现更复杂的 AI 用例，...
远程升级简介远程升级的实质是通过远程且不影响当前芯片工作状态的方式实现芯片的代码版本升级或回退。本例程采用基于SPI Master和BPI Master接口的远程升级方案，在远程升级的过程中，用户通过通信协议（如TCP/IP，PCI，UDP，UART等，本例程使用UART）或专用接口从远端接收位流，通过用户SPI接口将位流编程到外部Flash，实现代码的远程升级。实验环境操作步骤第一步：代码准备...
随着物联网、工业4.0及汽车电子等领域的快速发展，对嵌入式系统的网络通信能力提出了更高要求。安路科技，作为国内领先的FPGA及FPSoC解决方案提供商，现推出基于DR1 FPSoC®系列器件的多路以太网扩展方案。该方案充分展示了DR1 FPSoC®在高性能、低功耗及灵活扩展方面的能力，为复杂嵌入式系统提供了强大的网络通信支持。方案概述DR1 FPSoC®...
引言随着集成电路设计复杂度的不断提升，硬件仿真系统在现代芯片设计流程中扮演着越来越重要的角色。基于FPGA（现场可编程门阵列）的商用硬件仿真系统因其灵活性、全自动化、高性能和可重构性，成为验证大规模集成电路设计的重要工具。然而，随着设计规模的扩大和复杂度的增加，硬件仿真系统的编译过程面临着诸多挑战。本文旨在探讨基于FPGA的硬件仿真系统在编译过程中所遇到的关键问题，并提出相应的优化策略。...
作者：Chen Shaoyi，AMD工程师；文章来源：AMD开发者社区在 24.2 版本Vivado中添加了新的IP GT Wizard subsystem，支持multi-Qaud结构，提供更高的灵活性和兼容性。不仅支持IPI流程，还支持RTL流程。引入了新的复位逻辑和参数传播机制。整体而言，GT Wizard subsystem提升了适配性、简化了 GT 配置。1. 介绍在 24.2 版本中...
SerDes是一种功能块，用于对高速芯片间通信中使用的数字化数据进行序列化和反序列化。用于高性能计算（HPC）、人工智能（AI）、汽车、移动和物联网（IoT）应用的现代片上系统（SoC）都实现了SerDes，这种SerDes能够支持多种数据速率以及诸多标准，比如PCI Express（PCIe）、MIPI、以太网、USB、USR/XSR。SerDes的实现包括并行到串行（串行到并行）...