作者：Chaowen Yin，AMD工程师；来源：AMD开发者社区1. 确定与Vivado 2024.2 匹配的OneSpin 360版本。 1.1 选择匹配的版本VCS和OS:根据UG973选择Vivado2024.2版本选择匹配的VCS版本和One Spin，这里Vivado 2024.2 匹配的 OneSpin 360版本是OneSpin 360 (2023....
技术
AI Engine Tile 架构AI Engine Tile架构的顶级框图、关键构建模块和AI Engine Tile的连接如下图所示： •AI Engine Tile由以下高级模块组成： •tile互连 •AI Engine •AI Engine内存模块 ...
作者：Sandy Macnamara，AMD工程师；来源：AMD开发者社区我们将使用 Clocking Wizard 文档 PG321 中的“通过 AXI4-Lite 进行动态重配置的示例”章节作为参考。首先在 Vivado 中构建工程。我将使用 VCK190 评估板。您可使用 Vivado 中的实用设计示例作为起点。选择 CIPS DDR PL 调试示例，其中 CIPS...
1. Versal 自适应 SoCs简介AMD Versal™自适应SoCs将标量引擎、自适应引擎和AI Engine与领先的内存和接口技术相结合，为任何应用提供强大的异构加速功能。硬件和软件的目标是由数据科学家和软件和硬件开发人员进行编程和优化。设备由大量工具、软件、库、IP、中间件和框架支持，以支持所有行业标准设计流程。 Versal产品系列基于TSMC 7 nm...
作者：Krishnpriya Sinha，AMD工程师；来源：AMD开发者社区本篇博文包含一个设计示例，该示例使用 DSP58 将中点值收敛舍入到最近的偶数和奇数。中点的收敛舍入用例采用的是 DSP slice 分片的“pattern-detection”（模式检测）模式。收敛舍入是 DSP 分片的模式检测功能的诸多应用之一。对于 3.5、-1.5、7、6.5 等中点值用例，...
概述一.Versal Al核心系列 通过集成的AI引擎实现突破性的AI推理和无线加速，提供出色的计算性能。产品组合的最高计算能力，可最大限度加速AI和工作负载。二.主要特点1. 处理系统在通用自适应SoC中有三种标量处理机类型，以支持不同的应用需求。应用处理单元是操作系统支持的复杂应用的理想选择，实时处理单元是需要低延迟、确定性和实时控制的应用的理想选择。...
本文作者：AMD 工程师 Aravind Babu本篇文章介绍了在任何平台上使用 PetaLinux 的先决条件。PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)，主要用于基于 FPGA 的系统级芯片 (SoC) 设计或 FPGA 设计。安装要求工作站最低要求：8 GB RAM（针对 AMD 工具推荐的最低要求）2 GHz CPU 时钟或同等频率（至少 8 核）100 GB...
作者：Steven Zhan，来源：骏龙科技社区背景介绍在嵌入式系统中，UART 串口通常用于调试和通讯。通常情况下，调试串口对波特率的大小没有特别要求，一般配置是 115200 8N1。UART 串口除了调试功能外，有时候在设计中也会充当数据通讯接口和其它单板或模组进行互连通讯。当 UART 作为数据通讯接口时，对传输的带宽就会有较高要求，往往原先的波特率 115200 就不能适应这样的需求了...
智多晶FIFO_Generator v2.0 IPFIFO_Generator是智多晶设计的一款通用型FIFO IP。当前发布的FIFO_Generator IP是2.0版本，相比之前的1.1版本主要新增了非等比输入输出数据位宽支持和异步FIFO跨时钟级数配置功能。FIFO_Generator IP特性支持同步/异步选择支持RAM类型选择：自动、块(BLOCK)RAM、...
作者：威视锐科技12 OFDM:正交频分复用 OFDM是一种数字多载波调制方法，它允许在无线多径信道上高效、可靠地传输和接收数据。因此，它已成为各种无线通信技术和标准的首选调制方案，包括4G LTE，5G NR，Wi-Fi以及数字音频和视频广播。 在通过信道的传输过程中，无线电信号在其所占用的频带内可能会经历非线性增益。...
引言在探索宇宙奥秘的漫漫征途中，中微子作为一种神秘的基本粒子，始终吸引着科学家们的目光。中微子几乎不与物质相互作用，却携带了宇宙诞生、恒星演化以及超新星爆发等重大宇宙事件的关键信息。然而，由于其特殊性质，对中微子事件的探测成为了极具挑战性的任务。近年来，基于FPGA的解决方案和先进的传感器数据处理技术异军突起，为中微子事件探测开辟了新的路径，实现了高效、实时的探测成果。解决方案Hyper-...
11 RFSoC SDR的设计工具和工作流程11.7 天线，滤波器和放大器 当使用RFSoC进行原型设计时，通常需要外部无线电组件。例如，可能需要天线来改善信号采集，或者需要外部滤波器来抑制频谱混叠。我们的讨论将围绕简单、易于构建的前端设计展开，不包括外部设备的专门设计。最后，我们将只关注信号采集设备。图11.15展示了RF-ADC的简单前端配置。天线用于采集信号...
可重构智能超表面（Reconfigurable Intelligent Surface, RIS）技术是一种新兴的人工电磁表面技术，它通过可编程的方式对电磁波进行智能调控，从而在多个领域展现出巨大的应用潜力。超表面具有低成本、低能耗、可编程、易部署等特点，通过构建智能可控无线环境，有机会突破传统无线通信的约束，给未来移动通信网络带来一种全新的范式。...
11. RFSoC SDR的设计工具和工作流程11.4 PS硬件软件合作设计11.4.1 作为软硬件协同设计的Vivado工作流 通过重新检查先前考虑的Vivado工作流，可以突出强调协同设计方法。图11.10说明了Vivado和Vitis生态系统中的这种集成设计方法，它包括分区但高度依赖的PL和PS设计、实现和硬件验证。...
MIPI协议未来汽车领域的发展愿景令人憧憬，其背后的驱动技术也因此备受关注。如今，传感器对于下一代汽车视觉与安全的发展至关重要，毕竟驾驶者和乘客的出行安全都依赖于这些传感器。传感器催生了众多基于人工智能（AI）的应用，其中就包括高级驾驶辅助系统（ADAS），涵盖自动紧急制动、车道保持、全景环视，乃至最终推动自动驾驶的实现。例如，Waymo的自动驾驶出租车系统使用到多达29个图像传感器，...
摘要本文介绍了一种在FPGA中实现的增强型正交频分复用（OFDM）调制器设计，它使用了逆FFT模式的莱迪思快速傅立叶变换（FFT）Compiler IP核和莱迪思有限脉冲响应（FIR）滤波器IP核。该设计解决了在没有主控制器的情况下生成复杂测试模式的常见难题，大大提高了无线链路测试的效率。通过直接测试模拟前端的JESD204B链路，OFDM调制器摆脱了对主机控制器的依赖，简化了初始调试过程。...
前言文档内容适配技术问题说明：1. MES2L676-100HP开发板如何固化到两颗flash；2. MES2L676-100HP开发板如何加快上电后flash加载速度（SPI X8模式）简介MES2L676-100HP开发板（盘古100Pro+开发板）采用紫光同创logos2系列FPGA，芯片型号为PG2L100H-6FBG676。...
11. RFSoC SDR的设计工具和工作流程11.3 PS设计11.3.1 软件栈 在设计RFSoC PS时，必须选择合适的软件堆栈来满足设计要求。软件栈是一组基本软件，开发人员可以在这些软件的基础上添加他们自己的定制软件，以适应预期的应用程序。根据所定义的软件系统是否具有两个或多个并发功能，是否需要执行实时操作，...
文章来源：明德扬FPGA科技在MIPI多路摄像头拼接项目中，需要使用到FIFO的IP核来进行数据的缓存与时钟域的交互，下面我来介绍一下Diamond FIFO IP核生成与例化的步骤。首先，找到生成IP核的窗口，如下图1中红框标注所示：图1 IP核调用窗口点击后进入Clarity Designer，创建一个IP核。需要注意的是Design...
11. RFSoC SDR的设计工具和工作流程11.1 高层次设计过程RFSoC器件分为两个主要的可定制部分，处理系统(PS)和可编程逻辑(PL)。在为RFSoC设计系统时，值得首先考虑的是设计的功能如何在这两个元素之间进行划分。例如，数据是在PS上生成或处理，还是只在PL上执行。这种划分是设计过程中的第一步。 此外，...
作者：Terry Ni，AMD工程师；来源：AMD开发者社区一、引言设备树（Device Tree）是一种数据结构，用于描述计算机硬件组件，以便操作系统内核能够识别和管理这些组件。随着嵌入式工具的不断发展，设备树也分为了传统设备树（classic device-tree）和系统设备树（sytem device-tree）。在Vitis 2022版本之前，只能使用传统设备树（classic...
10. 射频数据转换器品质因数与频率规划10.3 频率规划即使最好的数据转换器中也存在噪声和杂散，因此必须采用策略来减轻它们的影响，如频率规划。它利用了许多杂散的确定性与其频率内容的可计算性。根据一组已知的参数预测频谱中杂散的位置相对简单，频率规划涉及调整这些参数以避免杂散分量和感兴趣的信号之间的重叠，并将杂散定位在可以通过滤波轻松去除的频率上。10.3.1 混叠的影响...
如今，边缘采集的数据量十分庞大。据 Gartner 预测，到 2025 年，将有多达 75% 的企业数据会在传统数据中心以外生成[1]。随着企业运营的节奏日益加快，人们对快速响应的期望日益提升，决策逐渐从数据中心转向网络边缘。将采用人工智能 (AI) 和机器学习 (ML) 算法的计算能力及具有 AI 功能的设备安排在边缘，可以在提升数据处理量的同时生成更多数据，从而实现更复杂的 AI 用例，...
远程升级简介远程升级的实质是通过远程且不影响当前芯片工作状态的方式实现芯片的代码版本升级或回退。本例程采用基于SPI Master和BPI Master接口的远程升级方案，在远程升级的过程中，用户通过通信协议（如TCP/IP，PCI，UDP，UART等，本例程使用UART）或专用接口从远端接收位流，通过用户SPI接口将位流编程到外部Flash，实现代码的远程升级。实验环境操作步骤第一步：代码准备...
随着物联网、工业4.0及汽车电子等领域的快速发展，对嵌入式系统的网络通信能力提出了更高要求。安路科技，作为国内领先的FPGA及FPSoC解决方案提供商，现推出基于DR1 FPSoC®系列器件的多路以太网扩展方案。该方案充分展示了DR1 FPSoC®在高性能、低功耗及灵活扩展方面的能力，为复杂嵌入式系统提供了强大的网络通信支持。方案概述DR1 FPSoC®...
引言随着集成电路设计复杂度的不断提升，硬件仿真系统在现代芯片设计流程中扮演着越来越重要的角色。基于FPGA（现场可编程门阵列）的商用硬件仿真系统因其灵活性、全自动化、高性能和可重构性，成为验证大规模集成电路设计的重要工具。然而，随着设计规模的扩大和复杂度的增加，硬件仿真系统的编译过程面临着诸多挑战。本文旨在探讨基于FPGA的硬件仿真系统在编译过程中所遇到的关键问题，并提出相应的优化策略。...
作者：Chen Shaoyi，AMD工程师；文章来源：AMD开发者社区在 24.2 版本Vivado中添加了新的IP GT Wizard subsystem，支持multi-Qaud结构，提供更高的灵活性和兼容性。不仅支持IPI流程，还支持RTL流程。引入了新的复位逻辑和参数传播机制。整体而言，GT Wizard subsystem提升了适配性、简化了 GT 配置。1. 介绍在 24.2 版本中...
SerDes是一种功能块，用于对高速芯片间通信中使用的数字化数据进行序列化和反序列化。用于高性能计算（HPC）、人工智能（AI）、汽车、移动和物联网（IoT）应用的现代片上系统（SoC）都实现了SerDes，这种SerDes能够支持多种数据速率以及诸多标准，比如PCI Express（PCIe）、MIPI、以太网、USB、USR/XSR。SerDes的实现包括并行到串行（串行到并行）...
应用背景在嵌入式系统开发中，ARM 和 FPGA 之间的通信可以使用 ARM 侧的 DDR 作为通道。由于 FPGA 也可以直接访问到 ARM 侧 DDR，但 DDR 作为共享通信时，就不能被操作系统的内存管理子系统管理。因此，需要预留一部分物理内存，使其不被内核管理。接下来将为大家详细介绍在 Linux 系统中通过预留物理内存实现 ARM 与 FPGA 高效通信的方法，预留物理内存包括...
来源：Fisher Yang，来源：FPGA FAE技术分享选集RF Data Converters驱动API是AMD Xilinx为RFSoC提供的一套软件接口，用于控制Data Converters（RF-ADC和RF-DAC）的硬件功能。它作为用户应用程序与底层硬件寄存器之间的抽象层，封装了复杂的配置流程和时序控制，使开发者能够通过函数调用直接管理射频信号链的关键参数。RF...
9. 射频数据转换器：数字到模拟9.5 RF-DAC处理阶段：数字复混频功能上，RF-DAC内的复混频器与RF-ADC内的混频器相同;不同之处在于它在RF-DAC中的作用是调制数据，而不是解调数据。混频器的作用是通过将输入信号与更高频率的载波混合，将信号移到目标频段。RF-DAC混频器包括一个48位数字NCO精细混频器，支持任意频率载波的调制，...
MAX® 10 FPGA 是一款单芯片通用解决方案。只需 3.3V电压，用户即可根据需求来设计芯片功能。即使在出货时尚未明确其应用场景，也无需担忧。MAX@ 10 FPGA 具备可满足汽车应用的出色质量可靠性，且生命周期预计可至 2040 年，无论当下还是未来，都是支持用户设计的理想选择。即时启动 (instant-on)MAX® 10 FPGA 集成了闪存，可实现自配置即时启动，...
9. 射频数据转换器：数字到模拟9.3 RFSoC上的RF-DACRF-DAC的数量、配置、结构和功能在不同的RFSoC设备和年代之间有所不同。图9.10突出显示了选定设备的RF-DAC在配置上的差异。 RF-DAC和RF-ADC之间的一个明显区别是，RF-DAC的分辨率在所有设备上都是14位，而RF-ADC的分辨率则是12位和14位混合配置。RF-...
作者：lucien，来源：北格逻辑北格逻辑的 VESA DSC IP 推出已近半年，在此期间，我跟众多对DSC IP感兴趣的朋友进行了大量的交流。现将交流成果进行总结，详细阐述 DSC IP 在 FPGA 中的应用特点，期望能为大家在选择 DSC 解决方案时提供有益参考。DSC IP 在FPGA上部署的局限性首先给一个结论：DSC IP并不适合在FPGA里面部署，理由是它占用的资源太多了。...
9. 射频数据转换器：数字到模拟9.1 数模转换概述 DAC的作用是将离散时间的数字采样转换为连续时间的模拟信号，通常使用零阶保持(ZOH)技术。该技术可被视为ADC中采样技术的对应项。DAC在时钟节拍之间保持采样点处的幅度，形成如图9.1所示的阶梯效果。 信号中的每个样本有效地转换为一个矩形函数，其高度等于幅值，宽度等于采样周期，如图9.2所示。...
8. 射频数据转换器：示例接收器架构8.4 示例4：I/Q混频器模拟基带和采样 本示例使用图8.7的模拟正交混频器接收器来接收以27GHz为中心的感兴趣信号，带宽为3GHz，如图8.8(a)所示。该信号中心频率远远超过RF-ADC采样率，无法直接从模拟转换为数字。8.4.1 正交模拟混合模拟中频和基带采样 ...
作者：熊猫君Hello Panda；来源：ZYNQ分享客各位FPGAer周末愉快，今天熊猫君分享一个基于AMD AU15P FPGA的SLVS-EC桥PCIe设计方案。一、方案背景先说方案的应用背景：众所周知，较为上层的如基于AI的机器视觉应用，大多基于高端的专用SoC、AI专用计算卡等，比如说英伟达（NVIDIA）的一系列高端器件；国内的海思（Hisilicon）、瑞星微（RockChip）等...
8. 射频数据转换器：示例接收器架构8.1 示例1：奈奎斯特一区，射频直采在本例中，使用4Gsps的RF-ADC采样率，模拟RF信号占据奈奎斯特一区的频谱，因此RF- ADC可以直接将其数字化如图10.2(a)所示。信号频带的频率范围为400 - 700 MHz，中心频率为 550 MHz。8.1.1 等效正交混频器和复混频器架构图8.1(a)...
作者：Fisher Yang，来源：FPGA FAE技术分享选集RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。IP的手册参考AMD的PG269文档，这里描述的是常用的一些配置方法和关键要素。下文以ZCU208的工程为例，介绍RFDC IP的常用设置。一、System Clocking配置IP第一步，配置时钟在RFDC的System...
开启新的FPGA设计是一趟令人兴奋而又充满挑战的旅程，对于初学者来说尤其如此。FPGA世界为创建复杂、高性能的数字系统提供了巨大的潜力，但同时也需要对各种设计原理和工具有扎实的了解。无论您是设计新手还是经验丰富的FPGA专家，有时你会发现可能会遇到一些不熟悉的情况，包括理解时序约束到管理多个时钟域，或者需要去了解最新的器件和软件功能。在本文中，我们将分享一些有用的技巧，帮助您快速开始设计，...
本文翻译转载于：Cadence Blog作者：Satish Kumar Padhi外围器件互连快速通道 (PCIe) 是一种广泛用于连接处理器、存储器和外围设备的高速接口标准。随着 PCIe 在敏感数据处理和关键高速数据传输中的日益普及，确保验证过程中的数据完整性和加密成为首要目标。在验证领域，随机化被公认为驱动稳健 PCIe 验证的关键技术。随机化带来了不可预测性，...
7. 射频数据转换器：模拟到数字7.7 设计工具支持 通过包含RF Data Converter IP核，可以将优化的RF- adc添加到任何RFSoC Vivado IP Integrator项目中，如图7.31所示。该ip充当RF-ADC和RF-DAC的可配置包装器，可以对每个模块进行定制。每个RF-ADC和RF-DAC都可以单独开启和配置。...
智多晶EthMAC IPEthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。IP的用户接口为AXI-Stream，APB3和中断信号，其中AXI-Stream接口用于以太网数据包的收发，APB3和中断接口用于寄存器配置，状态读取等操作。EthMAC的网络侧采用GMII接口，可以直连GMII接口，...
作者：Martin Feng，来源：骏龙电子应用背景在 ARM 和 FPGA 之间通信的通信过程中，通信开始或者完成时，需要实时通知对方，如果 ARM 使用类似 while (1) 循环进行反复查看标志位，会造成 CPU 空转，影响工作效率。如果使用中断加内核驱动的方式，虽然可以提高效率，但这对开发驱动的工程师有较高的技术要求，因为内核驱动运行在内核态，一旦出现错误，可能会造成整个内核的崩溃，...
典型DPD应用模数转换器(ADC)中集成的缓冲器和放大器通常是斩波型。有关这种斩波实现的例子，可参见AD7124-8 和AD7779数据手册。需要这种斩波技术来最大程度地降低放大器的失调和闪烁噪声(1/f )，因为与其他工艺(如双极性工艺)相比，CMOS晶体管噪声高，难以匹配。通过斩波，放大器的1/f和失调转换到较高频率，如图1所示。在斩波转换过程中，开关的电荷注入会引起电流尖峰，...
-ALINX NVME SPCle IP -在嵌入式设备、边缘计算、工业控制等领域快速崛起的同时，开发人员越来越多地面对一个问题：硬件资源有限，但对高速存储的需求却越来越高。这些平台可能没有 PCIe 硬核，或者无法承担高昂的硬件成本。NVMe SPCle IP 正是为这样的场景量身定制。通过结合 PCIe 软核 IP 与 NVMe 主机控制器，让开发人员在无硬核的情况下，...
7. 射频数据转换器：模拟到数字7.1 模数转换7.2 射频频率ADC7.2.1 奈奎斯特一区7.2.2 奈奎斯特二区及以上 在某些情况下，可以利用混叠将信号折叠到奈奎斯特一区。折叠后可以用RF-ADC直接对第二奈奎斯特区的信号进行采样，而无需中频解调级。带通滤波并将奈奎斯特二区中的信号混叠到奈奎斯特一区的过程如图7.2...
6. SDR架构6.4 数字上下转换大多数SDR架构需要数字上转换和下转换阶段，这些转换位于A/D和数字基带级之间，包括信号的频率转换和采样率的变化。6.4.1 数字下变频器（DDC） DDC是接收机的一部分，是继ADC之后的第一个处理阶段。DDC的架构如图6.16所示。DDC首先通过与数控振荡器(NCO)的输出混合，...
作者：Nathan Xu，AMD工程师，来源：AMD开发者社区最新的DisplayPort TX/RX 1.4 Subsystem IP v3.1支持eDP v1.4b, 支持下面的eDP features:Reduced Aux timing because the Aux sync pattern is reduced from 8 pulses to 16 pulsesAlternate...
作者：Nathan Xu，AMD工程师；来源：AMD开发者社区在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：如果用户使能了这个选项, Video EDID这个core是来存取Sink的EDID, 因此只需要用户去改写该EDID内容。因为Video EDID是DisplayPort 1.4 RX...