EsteemPCB Academy 是一个专注于 FPGA、嵌入式系统与硬件开发的技术学习平台，致力于通过通俗易懂的课程内容，帮助工程师和学习者快速掌握前沿技术。在他们的一支教学视频中，使用了 ALINX AX7020 FPGA 开发板，演示了如何在 Vivado 中调用 PLL（Phase-Locked Loop，相位锁定环）IP 核，实现不同频率的时钟信号生成。...
技术
1. PCIe总线技术概述 PCI Express（PCIe）作为第三代I/O总线技术，于2001年由Intel首次提出，旨在替代传统PCI总线以满足高速数据传输需求。其核心优势在于采用点对点串行互联架构，每个设备独享通道带宽，支持全双工传输模式，并通过差分信号实现高速数据交互1。历经多代技术演进，PCIe传输速率从1.0版本的2.5Gbps提升至5.0版本的32GT/s...
作者：Davis Zhang，AMD开发者；来源：AMD开发者社区目前AMD的SoC器件的PS部分都有GEM(Gigabit Ethernet Controller)，它可以配置为使用MIO管脚或者经过EMIO使用PL IO管脚。当配置为使用MIO管脚的时候，接口为RGMII。当配置为使用EMIO的时候，GEM经过EMIO连接到PL的接口为GMII。...
作者：Zhang Cheng，AMD开发者；来源：AMD开发者社区在 AMD Versal 自适应 SoC 器件中，SelectIO 是实现高速接口的重要组成部分。它为器件提供了灵活且高性能的通用 I/O 资源，支持多种工作模式，能够满足源同步接口、异步接口以及各类自定义接口的需求。高速接口设计中，源同步接口（Source-Synchronous Interface） 是一种常见方式，...
AMD 7nm Versal系列器件引入了可编程片上网络（NoC, Network on Chip），这是一个硬化的、高带宽、低延迟互连结构，旨在实现可编程逻辑（PL）、处理系统（PS）、AI引擎（AIE）、DDR控制器（DDRMC）、CPM（PCIe/CXL）等模块之间的高效数据交换。NoC的出现，替代了传统PL内部布线实现复杂总线互连的方式，通过专用硬化通道提升吞吐量、降低延迟、...
文章来源：FPGA入门到精选在无线通信、数字音频、雷达系统等领域，我们常面临这样的矛盾：信号采样时希望用高速率保证精度，处理时又需要低速率降低成本。多速率信号处理（Multirate Signal Processing） 正是解决这一矛盾的“变速引擎”。它通过灵活调整信号采样率，实现了效率与性能的平衡。单速率是指整个信号处理系统中只有一种数据速率；多速率是指整个信号处理系统中存在多个数据速率，...
作者：James Shen，来源：FPGA FAE技术分享选集AMD FPGA MIG IP介绍MIG IP(Memory Interface Generator,存储器接口生成器)是AMD公司为其FPGA产品开发的一款专用IP核,主要用于简化FPGA与外部高速存储器之间接口的设计与实现。AMD FPGA MIG IP作用:MIG IP作用是自动生成符合存储器规范的接口逻辑,...
PCI Express（PCIe）作为现代高速串行总线标准，凭借其高带宽、低延迟、点对点架构及强扩展性，已成为嵌入式与工业控制系统的关键技术支撑。以下从三类核心场景分析其应用价值。工业控制系统：实时性与可靠性的关键保障工业场景中，PLC（可编程逻辑控制器）、DCS（分布式控制系统）等设备需实现微秒级响应与多节点协同。PCIe通过以下特性满足需求： 1....
摘要莱迪思半导体推出的基于FPGA的传感器中枢，为智能机器人的研发提供助力。它具备灵活的I/O接口，且支持在传感器附近进行并行计算，能够实现与多个传感器及执行器的连接，同时达成低延迟、低功耗的计算效果。该传感器中枢可承接CPU与GPU中特定传感器的、底层的实时计算任务，使其能专注于高层级智能任务的处理。此外，莱迪思解决方案还拥有小尺寸、功耗低且无需冷却系统（如风扇）的优势，...
作者：Richard Li，来源：骏龙科技社区本文主要介绍在 Altera Arria 10 器件上使用 Altera Nios II Eclipse 环境完成 DP (DisplayPort) 链路训练软件代码编译，并且通过 Nios II command 进行 elf 下载及屏幕点亮的完整操作流程和技术要点。Altera Nios II 简介Nios II 是 Altera 推出的 32 位...
PCIe总线的技术演进与核心优势PCI Express（PCIe）是第三代I/O总线标准，取代传统PCI/PCI-X总线成为现代数据采集系统的核心接口。其核心价值体现在：1. 超高带宽：1）PCIe 3.0单通道速率达8GT/s（双向带宽约16GB/s），PCIe 4.0/5.0进一步提升至32GT/s和64GT/s。2）支持×1、×4、×8、×16等多通道聚合，可灵活适配不同数据吞吐需求。2...
在关注机器健康和其他物联网(IoT)解决方案的现代应用中，随着检测功能的日趋普及，对更简单的接口以及更少的I/O和更小的器件尺寸的需求也随之增长，连接到单个微处理器或FPGA的器件密度不断增加，而应用空间（以及由此导致的I/O引脚数量）却受到限制。在理想情况下，所有应用都需要一个ASIC来提供小巧的集成式解决方案。但是，ASIC的开发既耗时又昂贵，并且不具备满足其他用途的灵活性。因此，...
本文作者：AMD 工程师 Narasimha Murthy Pandrapragada本篇博客演示了在 ZCU208 评估板和 ZCU216 评估板中通过运行简单的 RFDC 示例来快速检查 RFDC IP 初始化的过程。它使用“rfdc-read-write”和“rfdc-seftest”，但不限制用户实现自己的应用程序。本篇博客焦点并非基于 RFDC IP 的硬件设计，您可以用 RFDC...
作者：Albert Wei，文章来源：FPGA FAE技术分享选集QSPI(Quad Serial Peripheral Interface)是一种基于 SPI(串行外设接口)的高速数据通信协议.它的全称是Quad SPI,即四路串行外设接口。QSPI通常用于与外部存储设备(如NOR Flash或NAND Flash)进行高速数据传输,并具备以下几个特点:1....
本文作者：AMD 工程师 Suraj ChothaweAMD 器件上的典型时钟电路结构如下所示：输入端口 (IBUF) → BUFG → FDCE/C如果使用 MMCM 或 PLL 修改了时钟，那么其结构如下所示：输入端口 (IBUF) → BUFG → MMCM/PLL → BUFG → FDCE/C对于 GT 时钟，其结构如下所示： GT_QUAD → BUFG_GT → FDCE...
大家好呀！今天我们来聊聊一个非常实用的话题——如何在智多晶FPGA上使用MIPI接口。不管是做摄像头图像采集还是屏幕显示控制，MIPI都是非常常见的接口标准。掌握了它，你的视频项目开发效率将大大提升！智多晶FPGA支持MIPI接口的使用，主要通过两个部分来实现：一是硬件上的电阻网络设计，二是使用官方提供的MIPI IP核（包括CSI-2 RX和DSI TX）。下面我们就来简单捋一捋该怎么上手。1...
最新人工智能（AI）驱动系统对算力和输入输出（IO）的需求，已远超工艺节点升级所能承载的范畴。若一味追求更大尺寸的芯片（逼近掩模版尺寸极限），会导致良率下滑、成本攀升。此外，部分模拟电路和IO功能难以从先进工艺节点中获得显著收益。而迁移到新工艺节点，实则是让这些功能运行在成本陡增的晶圆上，却仅换来微乎其微的回报，可谓得不偿失。同时，技术创新节奏日益加快，使得新一代片上系统（SoC）...
来源：内容编译自semiengineering。 Chiplet是一种满足持续增长的计算能力和 I/O 带宽需求的方法，它将 SoC 功能拆分成更小的异构或同构芯片（称为芯片集），并将这些Chiplet集成到单个系统级封装 (SIP) 中，其中总硅片尺寸可能超过单个 SoC 的光罩尺寸。SIP 不仅包含传统的封装基板，还可能包含允许更高布线密度的中间中介层，...
作者：Henry312在可编程逻辑器件持续发展的今天，FPGA不仅仅是可重构的逻辑阵列，更成为系统级芯片（SoC）设计的灵活基础。在此趋势下，软核处理器（Soft-Core CPU）的角色愈发重要，成为FPGA灵活性的内核驱动力。不同厂商基于自身架构，纷纷推出软核工具和对应生态，本文将深度剖析当前六大主流FPGA厂商的软核开发工具及软核实现，帮助从业者在选型与应用中做出科学判断。一、什么是软核？...
作者：Iris Yang，AMD工程师；来源：AMD开发者社区什么是 Tx Preset（发送预设）Tx Presets 是 PCIe 发送端预定义的均衡设置，包括预加重（pre-emphasis）和去加重（de-emphasis）参数。该测试的目的是检查被测设备（DUT）在选择不同预设值时的表现情况。这些预设值会在链路训练阶段（LTSSM 从 Detect 到...
1. 引言你有没有想过，我们怎么才能精确地测量“时间”？你可能会说，掐秒表不就完事了？那如果我们要测量的不是“秒”，而是皮秒（ps）——万亿分之一秒的时候，该怎么办？这可不是什么科幻情节，在雷达、激光测距、高能物理实验里，精确到皮秒级的时间测量，是家常便饭。想达到 20 ps 的测量精度，传统“脉冲计数法”（也就是掐秒表）需要 50 GHz 的时钟，如果非得这样的话，你得精通光学和应用物理学，...
本文作者：AMD 工程师 Vanaja Undevalli布局全局布局在全局布局中，尤其是在 PSIP 中，不同的优化中会发生一些复制，包括：关键单元优化：适用于含负载数 <=30 的关键信号线的复制扇出优化：适用于含负载数大于 30 且小于等于 100 的关键信号线的复制超高扇出优化：对驱动高扇出信号线（扇出 > 1000，裕量 < 2.0 ns）的寄存器进行复制。按 SLR...
按照行业惯例，“小型FPGA”通常是指逻辑密度低于200K SLC(系统逻辑单元)的FPGA产品。2019年12月，莱迪思(Lattice)业界首发的Nexus™平台凭借低功耗、高性能、高可靠性、先进的安全性和易用性五大特点，为小型FPGA树立了“新标杆”，被行业视作“低功耗FPGA技术的重要更新”。在此基础上，2019-2022年期间，莱迪思基于Nexus™平台先后打造了CrossLink-...
本文介绍了使用含 X5IO bank 的器件时，建议采用何种方法来向 MIPI D-PHY RX IP 和 MIPI C-PHY RX IP 分配管脚？MIPI D-PHY RX IP 支持配置 1 到 4 条数据通道，而 MIPI C-PHY RX IP 则支持 1 到 3 个三线组 (trio)。 如需了解详细的配置选项，请参阅本文随附的 Excel 电子数据表。MIPI D-...
作者：Henry312在 FPGA 设计中，高速串行通信是连接芯片内部逻辑与外部高速总线的关键环节。其中，SerDes 和 GTX 是工程师们最常遇到的两个术语。虽然二者密切相关，但概念层级、功能定位和应用场景却有明显差异。1. 基本概念SerDes (Serializer/Deserializer)SerDes 是“串并转换器”的统称，用于将并行数据转换为高速串行信号，...
作者：Henry312随着 SoC 与 FPGA 在人工智能、汽车电子、5G 通信和边缘计算中的应用不断扩展，电源分配网络（PDN, Power Distribution Network）的设计难度也大幅提高。多电压轨、瞬态响应和严格的电压精度要求，使得电源设计不再是外围配角，而是决定系统性能和稳定性的关键环节。以下内容总结了工程师在 SoC 与 FPGA 电源设计中需要特别注意的要点。1....
作者：Richard Wang，来源：骏龙科技社区在上一篇《基于 Nios® V 处理器的 Agilex® 7 Mailbox Client IP 应用实践 (上) — FPGA 多镜像切换》中，我们介绍了在 Altera Agilex® 7 FPGA 平台上，通过 Nios® V 处理器操作 Mailbox Client IP 实现 FPGA 多镜像切换的参考方案。本文为下篇，...
引言工程师朋友们注意啦！今天要给大家安利一项FPGA领域的黑科技——西安智多晶微电子推出的LLCR（LVDS Local Clock Receiving）技术，使用本地PLL产生高速时钟，通过相位跟踪，对接收的LVDS信号进行实时跟踪，实现LVDS数据接收。在PLL资源较少、多摄像头、多通道ADC及车载显示等需要高带宽、低资源的应用场景，LLCR技术通过单PLL动态相位跟踪，接收多路LVDS数据...
本文作者：AMD 工程师 Vanaja Undevalli概述高扇出信号线 (HFN) 是具有大量负载的信号线。作为用户，您可能遇到过高扇出信号线相关问题，因为将所有负载都连接到 HFN 的驱动程序需要使用大量布线资源，并有可能导致布线拥塞。鉴于负载分散，导致进一步增大信号线延迟，因此在高扇出信号线上也可能难以满足时序。图 1：违例达 0.978 ns 的时序路径通过观察数据路径即可发现，...
作者：Zhang Cheng，AMD工程师；来源：AMD开发者社区偶发性错误是电子工程师在调试过程中最棘手的问题之一，这类错误通常不会在每次测试中稳定出现，具有复现周期长、复现难度大、定位复杂、受环境因素影响大等典型特征。它们可能只在特定的温度、电压、时序边界、器件老化状态或特定的信号交互条件下触发。在实际项目中，偶发性错误常常导致系统不稳定、信号异常或功能失效，进而影响产品的可靠性与交付进度。...
作者：Chris Sousa, 莱迪思半导体区域销售经理在专用半导体中，现场可编程门阵列（FPGA）因其灵活性和高效性，正在成为推动计算创新的重要力量。FPGA 能够实现低延迟、低功耗和高性能的设备，这正是人工智能（AI）、机器学习（ML）、高效数据中心以及新一代网络基础设施所需的核心能力。凭借这些优势，FPGA 为工程师和开发者带来了更多可能性。但需要强调的是，FPGA 并不是解决所有问题的“...
作者：Richard Wang，来源：骏龙科技社区《基于 Nios® V 处理器的 Agilex®7 Mailbox Client IP 应用实践》系列专辑由两篇文章构成，主要介绍在 Altera Agilex® 7 FPGA 平台上，通过 Nios® V 处理器操作 Mailbox Client IP 实现 FPGA 多镜像切换，以及使用Nios® V 读取芯片 ID 和温度的参考方案。...
现代交通的演进正加速推动对控制系统的需求——这类系统不仅要快速精准，还需具备较高的适应性与效率。莱迪思FPGA以低功耗、可编程逻辑为各行业工程师赋能，支持实时数据处理、智能系统协同及硬件的快速适配。其中一个突出应用便是超级高铁这一未来交通概念。Swissloop是一个由苏黎世联邦理工学院支持的学生主导项目，处于超级高铁研发的前沿。该团队专注于提升这种新型交通方式的实际应用潜力，...
作者：Yang Chen，AMD工程师；来源：AMD开发者社区背景：持续运行内核是一种硬件内核设计，旨在持续运行，直到发生复位事件为止。这与传统的软件加速内核不同，后者在被调用时执行任务，完成后即返回。对于持续运行的内核，由于其始终处于运行状态，无法像通常那样在执行过程中修改其参数（标量参数和内存偏移量）。为了能动态修改持续运行内核的参数， Vitis HLS 提供了 Direct I...
效率和精度是两大优势，但实现POL转换需要特别注意稳压器设计。接近电源，这是提高电源轨的电压精度、效率和动态响应的最佳方法之一。负载点转换器是一种电源DC-DC转换器，放置在尽可能靠近负载的位置，以接近电源。因POL转换器受益的应用包括高性能CPU、SoC和FPGA——它们对功率级的要求都越来越高。例如，在汽车应用中，高级驾驶员辅助系统(ADAS)——例如雷达、激光雷达和视觉系统——...
作者：Xu Dong，文章来源：AMD开发者社区本篇博文演示了在 ZCU208 评估板上运行简单的 RFDC 示例的不同 Vitis™ 流程。此处使用的是 xrfdc_read_write_example，但并不限制您实现自己的应用。此硬件设计以 RFDC IP 示例设计为基础，但额外采用了 Zynq™ PS。它还涵盖了 ZCU208 的时钟选择注意事项。 ...
本文作者：AMD 工程师 Stephen MacMahon在任意设计流程中，仿真都是不可或缺的关键组成部分。它允许用户在无任何物理硬件的情况下对硬件系统进行确认。这篇简短的博客将介绍如何使用 QEMU + 协同仿真来对 AMD Versal™ 自适应 SoC Cortex A72 (QEMU) 上运行的固件进行仿真，该固件会访问当前 AMD Vivado™ Design Suite...
作者：Jimmy Chen，来源：FPGA FAE技术分享选集在工业控制,工业通信领域,即需要高性能,也需要高实时性要求,同也能继承原有在裸机下运行的业务程序,满足无缝迁移的要求。例如EtherCAT主站设计,及部分工业控制中,原有业务运行在Bare Metal下,在这种情况下,使用Zynq UltraScale+ MPSoC AMP,就可以运行在高性能的A核上,而不是R核。即满足高性能\...
作者：Shaoyi Chen，AMD开发者；来源：AMD开发者社区在使用 VPK120 开发板进行高性能 FPGA 设计时，用户常常需要根据具体应用对外部时钟源进行定制，以满足不同模块对频率的要求。VPK120 板载的 8A34001 可编程时钟芯片支持多路时钟输出，具备灵活配置的能力。为了适配特定设计场景（如高速接口、图像处理、AI 运算等），工程师通常需要修改某一路时钟输出的频率，例如将...
QSGMII简介 QSGMII(Quad Serial Gigabit Media Independent Interface) 旨在将4个GMII接口转换为一个统一的5Gb/s速率的SERDES接口，极大地减少了PHY与MAC间连接所需的信号接口数量。QSGMII IP特性支持4路独立10/100/1000Mb/s...
ADC — 模数转换器是连接模拟世界与数字世界的桥梁。说到这里，有些朋友会问，我们为什么需要模数转换？为什么需要ADC？ 依托值得信赖的供应商组合，我们可提供从关键元件到先进开发平台的全套解决方案，确保您的项目成功落地。无论您是正在开发全新的能源解决方案，还是准备大规模部署，艾睿都是您值得信赖的合作伙伴，助您克服挑战、加快上市时间，将创新构想转化为现实。简单来说，自然世界里面的很多信号...
作者：Kenton Williston,文章来源：DigiKey资源受限的嵌入式系统对可配置逻辑的需求与日俱增。边缘 AI、机器视觉和工业自动化等应用需要灵活的应用特定逻辑，以满足不断变化的性能需求，同时在严格的功耗、尺寸和成本限制内运行。现代现场可编程门阵列 (FPGA) 可以满足这些相互竞争的需求。本文回顾了为资源受限型应用选择 FPGA 时需要考虑的关键设计标准。然后，以 ...
第一步:自定义LWIP库版本号修改复制一份你安装的版本的软件最新的库修改如下文件：修改lwip211.mld文件中的版本标识（如将OPTION VERSION =1.5;改为2.0），尽量改大一些，避免Vitis环境缓存旧库第二步:修改LWIP库文件新增以太网芯片的适配需要修改xemacpsif_physpeed.c或者xaxiemacif_physpeed.c文件，...
本文要点小芯粒（Chiplet）技术让多功能、可定制的模块化芯粒成为可能，从而缩短开发周期并降低成本。 与传统单片芯粒相比，小芯粒能提升性能、降低功耗并增强设计灵活性，标志着半导体技术向前迈出了具有颠覆性的一步。 UCIe 等小芯粒标准的制定与采用，为小芯粒在系统级芯粒（SoC）中的无缝集成铺平了道路，为计算和技术应用开辟了新可能。 小芯粒技术的核心在于模块化芯粒，...
作者：Ryan Xie，来源：骏龙科技社区本文主要介绍针对 25G Ethernet Altera FPGA IP 在 Darby Creek 板卡上的 PMA 内部环回测试。Altera 25G Ethernet IP 介绍Altera 25 Gbps 以太网 (25GbE) IP 核实现了 25G 和 50G 以太网规范，即 25 千兆以太网联盟的 1.4 草案。此 IP 核包括一个选项，...
1. Versal IO介绍IO的划分和分布7nm Versal系列相对于16nm Ultrascale plus系列，IO做了升级，U+系列的HPIO在Versal升级为XPIO。Versal系列每一个XPIO bank包含54个IO管脚，其中包含9个nibbles，每个nibbles包含6个IO；每个bank包含2个XPLL、1个DPLL和1个MMCM时钟资源。IO...
PIO IP是FPGA 设计中比较简单常用的IP， 当设置PIO IP的Direction的时候，可以看到有如下4个选项：Input代表这组IO是输入引脚，Output代表这组IO是输出引脚，这些很好理解，但Bidir和InOut都表示双向的意思，它们有什么区别吗？参考28.4.1.2. Direction (intel.com)可知：bidir，指n位宽的信号中的每一位都可以单独/...
几乎所有 AMD 可编程器件都具有 CLB 资源，可以在 LUT 中实现小型存储器。在网表中，这些资源被称为 LUTRAM 或分布式 RAM。这些 LUTRAM 不像 Vivado 中的其他单元那样遵循典型结构。本文说明了推断或例化的 LUTRAM 的结构。 在相应架构的《库指南》中列出了可用的各种类型的 LUTRAM 原语。以下提供了一些参考资料。Versal...
作者：Trevor Rishavy，AMD开发者；来源：AMD开发者社区在撰写本文时，HDMI Transmitter Subsystem IP 核与 Video Processing Subsystem IP 核均有多个示例设计可供使用，但并没有演示将两者功能结合在一起来使用的设计。如需了解有关这些设计的信息，请参阅 (PG235) 和 (PG231)。...
10. graph 控制 API 介绍 本章介绍了可用于初始化、运行、更新和控制外部控制器中图形执行的控制API。本章还描述了如何在输入图规范中指定运行时参数（RTP），这些参数影响内核中的数据处理，并同步或异步地更改整个图的控制流。图形执行控制在配备AI引擎的AMD Versal™自适应SoC中，处理系统（PS）可用于动态加载、监控和控制在AI引擎阵列上执行的图形。即使AI...