8.4 信道编码 既然我们能够成功地跨无线链路恢复数据，接下来可以讨论使该过程更具鲁棒性的技术手段。信道编码是显而易见的方案，且在所有数字通信标准中均普遍采用。8.4.1 重复编码 任何通信系统的重要组成部分之一是前向纠错（FEC），通过向传输流中添加冗余数据，增强其对信道误差的抵抗能力。FEC技术种类繁多，例如重复编码方法，...
技术
作者：赵瑜斌Robin，来源：IC后摩号由于深度学习(DL)模型规模的不断增长，在大型单片芯片上实现用于深度学习的存内计算(IMC)面临面积、良率和制造成本方面的挑战。基于2.5D芯粒堆叠的架构可集成小芯粒扩大成一个大型计算系统，广泛用于加速大型深度学习模型。3.5D堆叠芯片模型：支持存内计算加速同时具有多物理场设计挑战该类系统设计中，需要在系统设计阶段早期评估性能，并探索不同的架构配置，...
作者：Prathamesh Suryavanshi，AMD工程师；文章来源：AMD开发者社区简介：块 RAM 中的地址冲突场景块 RAM 是基于 FPGA 的系统设计中的关键组件，通常用于其高速数据存储功能。然而，地址冲突可能会带来重大挑战，影响系统的可靠性和性能。在本博客中，我们将探讨简单双端口 RAM 模块中地址冲突的概念，并深入研究各种写模式及其对地址冲突的影响。通过实际示例，...
当数据速率高到让传统FPGA都束手无策，该怎么办？如果你正在从事雷达、电子战、频谱监测，或是5G/6G卫星通信的前沿开发，你一定知道这样一个事实：信号带宽越大，数据速率越“疯狂”。当采样率飙升至64 GSPS，传统FPGA架构往往还没开始处理，就已经在接口和数据桥接阶段败下阵来。系统延迟不可控、数据分流混乱、处理能力跟不上前端采集速度——这是摆在每一位系统架构师面前的现实难题。但这一次，...
作者：Albert Wei，文章来源：FPGA FAE技术分享选集 AMD嵌入式开发框架(EDF)是一个完整的开源环境，旨在帮助嵌入式工程师基于AMD自适应SoC高效评估、开发和部署应用。 EDF基于Yocto Project 而构建；Yocto是业界标准的开源构建系统，专用于嵌入式 Linux 开发。...
作者：赵瑜斌Robin，来源：IC后摩号芯粒的异构集成和IP复用策略本身就旨在创建一个生态系统，达成在封装阶段复用IP，简称芯粒组合（Chiplet Set，可认为数字“芯粒库”雏形），旨在灵活设计和缩短SoC芯片上市所需的开发周期。然而，将新IP引入系统必然迎接新的设计问题，新的设计范式带来的爬坡是过去几年该领域逡巡的地带。随着芯片到芯片中介层和驱动器技术的日益成熟，...
作者：赵瑜斌Robin，来源：IC后摩号由美国空军研究实验室（AFRL）和美国国家航空航天局（NASA）赞助的一款高性能航天计算（HPSC）处理器，基于芯粒的架构由波音公司为太空任务开发。每个芯粒包含两个通过高级微控制器总线架构（AMBA）连接的四核 ARM Cortex-A53 CPU。这些芯粒可以通过不同的串行接口进行连接，为 AFRL 和 NASA 提供了一个灵活的平台，...
波束成形概述：从4G到5G的挑战MIMO与波束成形核心机制核心作用：对多天线信号加权处理，实现信号定向传输，大幅提升频谱效率与信号质量。关键位置：位于基站基带单元(BBU)与射频单元(RRU)之间，连接数字与射频信号。5G NR 带来的计算复杂度挑战320倍 相比4G LTE，波束成形复杂度激增。原因：天线数(8→64) | 数据流(2→16) | 带宽(20M→100M)...
作者：赵瑜斌Robin，来源：IC后摩号在一项坦福、麻省理工和英伟达的多芯片模块研究中，通过地参考信号生成以网格网络连接的36个芯粒组成的深度神经网络加速器，其架构显示出灵活扩展性，适用从移动端到数据中心领域的各种深度神经网络，实现高效的推理。Content深度神经网络需求神经网络加速器推理加速器架构高效多芯片推理模式结果分析1. 深度神经网络需求深度神经网络由一系列层构成，包括卷积层、池化层、...
简介自动化测试设备 (ATE) 机架包含各种电子子系统（例如电压-电流 (VI) 源卡），可用于进行半导体测试。VI 卡的功能是提供精确稳定的电压和电流源以及测量来测试半导体器件的电气特性。参数测量单元 (PMU) 为 DUT 生成激励（电压和电流），并检测电压和电流。这种测量可通过 PMU 的多路复用电压电流 (MVIx) 输出进行，而模数转换器 (ADC) 用于测量响应。然后，...
高性能SoC芯片设计中，高速接口类的相关设计（如PCIe4/5、以太网100G/200G、MIPI、DDR4/5等）在FPGA原型验证或硬件仿真验证平台上，运行速度一般只有几十兆级别，与这些实际高速接口真实运行速率差距较大，故而无法直接连接外部相关高速外设，因此我们设计相应的降速桥(Speed Bridge 或Speed Adaptor)进行数据速率适配。简单来说，...
本文作者：AMD 工程师 Padmini Boreddy，文章来源：AMD Xilinx开发者社区一文看懂 AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例。本篇博文演示了在AMD Vivado Design Suite 2024.1...
1. 从DVP到MIPI再到HDMI的“跨界融合”在嵌入式视觉系统中，DVP接口作为一种经典成熟的并行视频接口，凭借其实现简单、时序直观的特点，至今仍被大量图像传感器（如OV5640）广泛采用。但随着移动设备和高清显示的发展，MIPI CSI-2和HDMI接口凭借其高带宽、串行传输的优势，逐渐成为主流。当经典的DVP接口需要与仅支持MIPI的处理器或FPGA对接时，接口转换便成为必然需求。...
8.1 寻找帧在前几章中，我们已经讨论了频率校正、时序补偿以及匹配滤波。同步的最后一个方面是帧同步。 此时，假设可用样本代表单个符号，且已对时序、频率和相位偏移进行校正。然而，由于在实际系统中帧的起始仍然未知，因此我们需要执行额外的校正或估计。我们在图8.2中通过视觉方式展示了这一问题，该图包含一个同步帧，具有未知的p个样本偏移。 ...
作者：Longley Zhang，AMD工程师；来源：AMD开发者社区一、背景说明本文基于 EDF 2025.11 版本进行测试，记录了在 VEK385 开发板上，如何：1.通过 JTAG 模式 启动 EDF 镜像；2. 使用 TFTP 引导 Linux 内核与 rootfs；3. 在 Linux 环境中使用官方发布的 wic 镜像 刷写 UFS 设备；在2025.11的EDF文档里，...
作者：Wang Yushan，AMD工程师；来源：AMD开发者社区引言在 Zynq UltraScale+ MPSoC 平台上，DDR 是多个主设备（A53、R5、PL）共享的关键资源。在复杂的实际系统中，DDR 通常同时承载操作系统、应用程序以及高速数据通道的访问需求，传统的软件分析往往无法精确评估 DDR 带宽占用情况。因此，本文提出了一种基于 PS的AXI 性能监视器（APM）在...
作者：Warren Huang，文章来源：FPGA FAE技术分享选集做FPGA开发的朋友，想必都踩过仿真环境的坑：要么软件版本不兼容，要么仿真库编译报错，要么Vivado调用第三方仿真器直接卡死，明明是很基础的环境搭建，却能耗掉大半天的开发时间。今天这篇文章，就给大家把Vivado+ModelSim/QuestaSim仿真环境的全流程讲透，从软件下载、版本选择，到库编译、环境配置，再到...
概述GitHub 上的 ORAN 硬件工程旨在演示 ZCU102 或 ZCU111 评估板上的不同用例。本篇博文会为您演示如何生成设计，以及在评估板启动后如何使用 API 来配置 CC 设置。1. 硬件设计架构2. 设计生成3. PTP 测试设置a. 板到板 PTP 测试b. 第三方 O-DU 到板 PTP 测试4. 在 ZCU102...
文章来源：FPGA入门到精通关系运算符的操作数位宽与类型匹配使用关系运算符时，应尽可能保证两个操作数的位宽相等，或者使用unsigned或signed数据类型。Verilog 关系运算符：> >= < <= == != 1、隐式扩展问题当关系运算符的操作数位宽不一致时，Verilog 会进行隐式扩展：（...
本文作者：AMD 工程师 Sowmya Ramakrishnan，文章来源：AMD开发者社区本文链接上一篇文章开发者分享 | AMD Versal™ 自适应 SoC：eMMC 烧录/启动调试检查表（上）4.eMMC 器件烧录有多种受支持的方式可用于烧录 eMMC 器件，包括使用 AMD Vivado™ IDE、使用 AMD Vitis™ GUI 或使用 U-Boot。在通过...
本文作者：AMD 工程师 Sowmya Ramakrishnan，文章来源：AMD开发者社区本篇博文提供了有关 AMD Versal™ 自适应 SoC 中 eMMC 烧录和启动设置的技巧和指南。它还可用于调试 eMMC 烧录/启动失败。提交服务申请个案前，应先复查以下检查表。1. AMD 是否支持对此 eMMC 闪存器件进行 Versal 启动和配置？对于具有正式的业界规范的闪存器件（如...
7.2.3 性能分析 为评估同步性能，可以考虑多个变量。这些变量包括但不限于锁定时间、有效拉入范围及收敛误差矢量幅度（EVM）。 应以满足特定设计需求为目标对这些度量进行平衡，因它们彼此间存在冲突。例如，设计一个具有快速锁定时间的系统可能很简单，但其捕获范围可能受限。这与公式(7.14)直接相关，也是文献[6 附录C]所定义的归一化频率锁定延迟的次要测量：...
作者：Niranjana R随着系统复杂度和性能需求持续提升，单颗 FPGA 往往已经难以满足要求。在高性能计算、航空电子、雷达系统、AI 加速以及数据中心网络等应用中，多 FPGA 系统正越来越多地被采用，以获得更高的吞吐量、更好的扩展性以及更灵活的架构。然而，多 FPGA 系统的设计也带来了新的挑战，例如：逻辑如何合理分区、芯片之间如何进行高效互连、以及如何在多个器件之间保持精确同步。...
7.2.2 细频率校正 经过粗频率校正（CFC）后，仍存在基于所配置分辨率fr的频率偏移。细频率校正（FFC），又称载波相位校正，应当产生稳定星座，以供最终解调使用。 本质上，该校正将使接收信号的剩余频率偏移趋近于零。我们可以将此校正描述为产生稳定星座，因为频率偏移的细微影响通常通过星座图进行分析。如果一个离散数字调制信号存在频率偏移时，...
Achronix AI 推理设备，让每个 Token 都更快、更省“当你的 AI 应用卡在‘思考中’，用户已经失去耐心。”AI Agent 正在成为生产生活中不可或缺的工具，从智能客服到代码补全，从文档分析到决策辅助，首 Token 延迟（TTFT）和生成速度直接决定了用户体验。对于企业而言，每一毫秒的等待都可能意味着用户的流失。然而，传统的 GPU 方案在处理小批量（Small Batch）...
作者：Zhang Cheng，AMD工程师；来源：AMD开发者社区在 UltraScale / UltraScale+（US / US+）器件的 GTY 架构中，每个 GT Quad 内部包含 两组 QPLL和4 个GTY Channel，而每个 Channel 内部又各自集成了一个 CPLL。在常规基于 GT Wizard 的设计流程中，...
文章来源：FPGA开源工作室在高速接口设计中，时序收敛往往是工程师面临的最大“噩梦”。当数据传输速率突破 800Mbps 时，微小的 PCB 走线差异都足以让系统崩溃。本文将深度剖析 Xilinx 7 系列（IDELAYE2）与 UltraScale 系列（IDELAYE3）的底层原理，带你彻底攻克输入延迟校准难题。一、核心基础概念：为什么我们需要 IDELAY？在高速系统中，信号在 PCB...
7.1 载波偏移接收节点和发送节点通常是两个不同且空间分离的单元。因此，由于杂质、电噪声以及温度差异等自然因素，它们的本振集合之间会存在相对频率偏移。由于这些差异可能具有动态变化性，本振集合将相互漂移。这些偏移可能包含随机相位噪声、频率偏移、频率漂移以及初始相位失配。然而，为了简化，我们仅将该偏移建模为一个固定值。在射频通信的时间尺度上，这是一个合理的假设。 ...
作者：Jackie Gao，AMD工程师；来源：AMD开发者社区简介在诸多的官方Versal开发板中，默认的工程均是以NoC集成的DDRMC这种硬核器连接DDR。本文介绍在VHK158开发板上，如何使用Versal Soft Memory Controller，替代默认的NoC方案。制作步骤根据ug1611-VHK158 Evaluation Board User Guide，...
6.3 符号时序补偿针对发射机与接收机之间的符号时序不匹配，存在多种校正方法。然而，在本章节中我们将探讨三种数字。锁相环策略将采用与第7章节相同的方法，用于我们的载波恢复实现。选择这种时序恢复方法是因为它便于与我们未来的恢复方案集成，鲁棒性强，且算法复杂度适中。首先介绍一种基本的锁相环结构，该结构将用于推导我们的反馈时序校正设计。本节将围绕图6.11展开讨论，...
1. 引言在现代异构计算架构中，FPGA的可编程逻辑阵列以其高度灵活性著称。但仅靠查找表（LUT）和触发器构成的标准逻辑单元处理复杂算法时，往往面临资源开销大、时序收敛难、功耗攀升等现实瓶颈。DSP硬核资源的嵌入，恰为这一困境提供了优雅的解决方案——它将专用乘法器、累加器及流水线寄存器以硬化形式集成于可编程 fabric 之中，与周边可编程逻辑形成"刚性算力+柔性互联"...
Lattice iCE40 UltraPlus 开发板的基础入门演示。这款开发板定位入门级 FPGA 开发，性能强大，能够满足多种应用场景的需求，套件内还配备了用于连接电脑主机的USB 数据线。iCE40 UltraPlus 开发板（正面）在本次演示中，我们将展示如何使用 APIO 机制在 Linux 主机上开发该板卡。...
随着超高清视频与高帧率显示需求的提升，大带宽视频接口被广泛应用，其中HDMI是使用最广泛的音视频传输接口。AMD FPGA凭借其高性能的逻辑资源和稳定的高速串行接口，可以帮助用户轻松实现HDMI2.1接口的产品部署。本文将以ZCU106开发板为基础，介绍HDMI2.1的硬件和软件实现，并针对常见调试问题给出解决思路。HDMI2.1接口概述High-Definition...
6.1 匹配滤波在数字通信理论中，匹配滤波通常在发射端称为脉冲整形，在接收端称为匹配滤波,参考文献。这些技术的目标包括三方面：第一，使信号适合通过通信信道传输，通过限制其有效带宽；第二，提高接收波形的信噪比（SNR）；第三，减少多径信道和非线性引起的符号间干扰（ISI）。脉冲整形已在第2.7.5节中讨论，本文将从稍有不同的角度重新审视该主题，重点关注这些滤波器的实际应用。...
作者：Alan Zhang，来源：FPGA FAE技术分享选集一、概述XDMA 是 Xilinx Direct Memory Access 的缩写，是AMD-Xilinx为其FPGA (Field-Programmable Gate Array)产品开发的一种高性能、高带宽的直接内存访问IP核，旨在加速 FPGA ...
本文作者：AMD 工程师 Stephenm本文将讨论如何使用 Lopper 实用工具为目标处理器生成 DTB。Lopper 概述Lopper 是一个基于 Python 的框架，用于从系统设备树中抽取系统元数据，例如，处理器地址映射上的处理器和 IP。目前，Lopper 框架 API 不会通过 AMD Vitis™ 统一软件平台直接向用户公开。相反，Vitis Python API（...
4.6 最优检测检测理论，又称信号检测理论，用于区分信号与噪声[2]。 基于该理论，我们能够说明改变判决阈值如何影响区分两种或多种情况的能力，常揭示系统对特定任务、目的或目标的适应性。4.6.1 信号向量框架我们假设如图4.20所示的一个简单数字收发器模型。如前所述，接收机只能观测到被噪声信号n(t)损坏的si(t)，即r(t)。噪声信号n(t)通常表示所有噪声源的综合为单一变量。因此...
边缘人工智能（AI）的快速发展，正在改变我们设计、构建以及与机器交互的方式。通过将计算能力部署在更靠近数据产生的终端侧，边缘人工智能摆脱了对云端的依赖，将智能数据处理、分析与决策功能，直接赋能至分布式传感器与终端设备。随着边缘系统日益普及且功能愈发强大，其推动业务变革的潜力也随之不断提升。以工业场景为例，边缘侧具备的实时、情境感知式决策能力，能够助力新一代人机界面（HMI）落地应用。...
4.4 信号空间概念至此，我们已从信号波形角度研究了数字通信系统。基于此视角，我们开发了用于分析不同调制方案的功率效率和误码率的数学工具。然而，在某些情况下，使用信号波形框架可能显得繁琐或不够便捷。本节将介绍另一种表征和分析调制方案的方法，即采用不同的数学表示：信号向量。其中向量si的元素定义了每个用于表示该波形的正交归一函数的振幅缩放。图4....
在5G通信、AI推理、汽车电子等新兴领域的推动下，FPGA（现场可编程门阵列）凭借其可编程灵活性、低延迟及高并行计算效率，市场规模持续扩大。然而，对于国产FPGA产业而言，要突破推广瓶颈、实现自主可控，统一FPGA领域EDA（电子设计自动化）平台不仅是关键抓手，更是必由之路。本文将从多个维度探讨统一EDA平台对FPGA推广应用的重要性。1.构建国产自主、...
4.3 比特误码概率 衡量数字通信系统性能的常用定量指标之一是误码率（BER）概率，即传输的位被错误解码的概率。在评估数字通信系统设计是否满足具体应用（如语音、多媒体或数据）的误差鲁棒性要求时，该度量极为重要。此外，量化误差性能的度量对于比较不同数字通信设计亦十分有益。因此，本节将对误码率（BER）概念作数学上的介绍。 假设信号si(t), i=1...
特性以下主题通过Lattice Diamond ver.2.0.1设计软件进行讲解。• Booth Radix-4时序乘法器概述• 状态机结构与Booth算法应用• Booth Radix-4字宽可扩展性• 使用测试平台验证乘法器简介该VHDL模块采用简单的双状态有限状态机(FSM)，通过评估乘积寄存器中的3位分组，并根据这些分组从五种可能的操作中选择其一。图1展示了这个2状态FSM的状态图。...
4.2.4 相位移键控 相位移键控（PSK）是一种数字调制方案，通过改变或调制参考信号（即载波）的相位来传递数据。 任何数字调制方案均使用有限数量的不同信号来表示数字数据。PSK使用有限数量的相位，每个相位对应唯一的二进制位模式。通常，每个相位编码相同数量的位。每个位模式构成由特定相位表示的符号。该符号集合为调制器专门设计，...
4.2 数字调制在模拟调制方案中，模拟消息信号调制于连续波上，然后通过介质传输。相反，数字调制是利用数字消息信号对连续波形进行调制。正如本章节前面所示，这可以通过根据特定位模式，在每个符号周期T内独特地操作信号的振幅和相位信息来实现。然而，大多数数字调制技术存在一个中间步骤，本文节将重点介绍：将由b位组成的二进制消息m_b映射到一个符号，...
SED简介FPGA器件在使用中可能会受到质子、中子、α粒子等高能粒子的影响。SRAM 存储单元作为FPGA逻辑配置数据的核心载体，一旦遭遇高能粒子的干扰，有一定的概率发生软错误——这不会永久性损坏器件，但会改变存储单元编程逻辑，随着使用的时间越长，已经发生的错误会不断累积，可能导致设备运行异常甚至任务失败。为解决这一痛点，智多晶在 SA5T-100、SA5T-200 和 SA5T-366...
4.1.2 信道编码 为了保护数字传输中的信息不被破坏，有必要引入一定程度的受控冗余，以便抵消数据损坏的影响。因此，信道编码通过在数据传输中引入受控冗余，旨在纠正信道传输误差。与源编码过程中去除的随机性冗余不同，所引入的冗余是信道编码专门设计用于抵抗传输过程中位错误的影响（即该冗余具有发射机与接收机均已知的特定结构）。 一般而言，...
本文参考Altera文档：1. Introduction to the Avalon® Interface SpecificationsAvalon总线是一种协议较为简单的片内总线，主要用于连接片内处理器与外设，以构成片上可编程系统（SOPC）。使用Avalon接口能够轻松连接Altera FPGA中的各个组件，从而简化了系统设计。Avalon接口常用于高速数据流传输、读写寄存器和存储器、...
4.1 什么是数字传输？ 数字收发器是由一系列数字与模拟处理过程组成的系统，这些过程协同工作，以处理和操作二进制信息。这些处理过程的目的是实现通过某种媒介（无论是双绞铜线、光纤电缆，还是无线环境）的数据传输与接收。在任何数字收发器系统的核心是二进制位（bit），本书中将其视为数字通信系统所使用的基础信息单位。 因此，...
本文深入探讨了资源受限型应用中FPGA的有效利用策略，以满足行业对高度灵活且特定应用的逻辑需求。文章首先回顾了选择FPGA时需考虑的关键设计标准，随后以Altera公司经过功率和成本优化的的FPGA产品组合为例，详细阐释了不同产品线如何精准匹配特定应用场景。最后，文章着重强调了开发套件与评估板在加速FPGA设计原型开发及验证过程中的至关重要性。资源受限的嵌入式系统对可配置逻辑的需求与日俱增。边缘...
作者：Davis Zhang，AMD工程师；来源：AMD开发者社区EDF(Embedded Development Framework)是AMD发布的基于Yocto project的开源开发架构，它支持定制linux开发、嵌入式软件开发、以及基于CED(Configurable Example Design)和vitis的hardware开发。目前已经发布了几个版本，v25.05、v25.05....