作者：Chen Yang，AMD工程师；来源：AMD开发者社区Vitis 2023.2是Vitis开发工具变化较大的一个版本，设计流程和界面发生了变化。今天介绍一下Vitis New IDE的一个新功能。在过去，Vitis使用Vitis Libraries中的库进行开发的时候，会存在移植困难，IDE支持有限的问题，导致用户处于一个尴尬的境地。针对这一问题，Vitis New IDE做了哪些变化呢...
技术
文章来源：NI锂电成本大幅下降，电化学储能迎来爆发期。同时，面对多元化场景需求，电化学储能系统传统的BMS+EMS+PCS的架构也需要创新融合。基于此背景，本文将讲述储能控制技术发展趋势、传统储能HIL应用方案的挑战、NI 储能全域HIL解决方案等。储能控制技术发展趋势未来的储能系统将要面对复杂环境的规模部署和安全稳定的长期运营等一系列挑战，比如，站点的安全挑战更高，适配场景更复杂，...
作者：Bob Siller 来源：Achronix编辑-这篇针对大模型推理跟GPU对比分析，虽然以Llama2为例，也适用于最新的Llama3，模型的日新月易也更进一步说明硬件平台的可编程可扩展的重要性，FPGA是其中一个不错的选择。将Achronix Speedster7t FPGA与GPU解决方案进行比较，以运行Llama2 70B参数模型并超越LLM推理处理需求。提供 ...
作者：Jacky Gao，AMD工程师；来源：AMD开发者社区简介本文介绍一种通过petalinux制作的根文件系统，在Windows平台下建立交叉编译环境的方法。并使用简单的QT程序验证工具链环境。文中可能用的软件工具包括wsl2-ubuntu，petalinux以及Vivado，Vitis等。制作步骤1. 创建基于的vivado工程，创建Block Design，...
问：实现稳健的微控制器到 FPGA SPI 接口: 双缓冲区在介绍双缓冲器之前，我们将简要探讨Verilog 脉宽调制器 (PWM) 的工作原理。这一点很重要，因为双缓冲区最好被看作是硬件模块 (如 PWM) 的可寻址接口。PWM 的回顾PWM 模块的顶层接口在这个 Verilog 代码片段中描述。观察该模块使用了位宽参数，并建立了最小和最大占空比限制。最后，观察PWM模块有一个[B - 1:0...
作者：FPGA入门到精通FPGA约束文件是FPGA设计中不可或缺的一部分，它们用于指导综合和布局布线工具如何处理设计。约束文件确保了设计满足所有的时序、管脚和区域要求，从而使得设计能够在特定的FPGA硬件上正常运行。一、约束文件的类型FPGA中有多种约束文件，主要可以分为时序约束和物理约束。一般建议将这两种约束分成两个文件。Xilinx vivado的约束文件通常采用.xdc扩展名。...
作者：Iris Yang，AMD工程师；来源：AMD开发者社区本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和 启动流程。Versal QDMA 的两个PCIe 控制器都支持不同方式的Tandem （Tandem PROM • Tandem PCIe)。和其他系列的Tandem 选项一样，Tandem PROM是Tandem配置的简化模式，...
文章来源：微波世界当受到电磁干扰时，发射器和接收器之间的通信就会中断。当出现干扰信号时，电磁频谱的某一区域将无法使用。无线电、移动电话、GPS、M2M、蓝牙、Wi-Fi、工业/科学/医疗（ISM）射频模块和卫星连接等系统是当今在超高频（UHF）频段工作的主要通信系统，当这些系统因噪声而无法使用时，就需要一个应急通信系统。1该系统应结合自动信道扫描、跳频和信道监听，并利用接收信号强度指示器（...
我公司推出的28nm制程工艺的SA5Z-30 系列FPGA 器件，其 CM3 核通过 SOC 方式集成在芯片内部， CM3 的 GPIO、URAT、 Timer、I2C、ADC、SPI 等外设连接在内部 APB 总线，与 FPGA 之间通过 AHB 总线进行通信，因其使用简便，慢慢获得市场的普遍认可。本文主要阐述对其内嵌CM3核用低价格下载器SWD 进行独立下载，进而达到独立Debug的目的。...
Napatech是全球领先的智能网卡(SmartNIC)和IPU解决方案供 应商，业务范围涵盖云计算、企 业和电信数据中心应用等领域。Napatech将商用级软件套件与高 性能硬件相结合，致力于加速网络 基础设施、安全和存储工作负载，从而实现一流的系统级性能，同时为应用和服务提供最大化的服务器计算资源。作者Charlie AshtonNapatech 业务发展高级总监Rich...
前言在嵌入式系统设计中，我们经常有实时数据采集的需求。低速率的数据一般处理难度不高，但是随着数据速率的提高，可能需要面对有限的硬件资源与系统性能的矛盾。这时候，就对软、硬件的设计要求有了更高的要求。比如处理高速率的数据的时候，经常需要更大的硬件资源，比如片上RAM，FIFO来缓冲数据，以提高数据的吞吐率。但是一般FPGA内部的片上资源很有限。在这种情况下，...
本文作者：AMD 工程师 Deepesh Man Shakya简介本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。“AMD Versal Adaptive SoC CPM PCIE PIO EP...
AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。注释：这些设计示例按原样提供，只能提供有限支持。TRD 的支持生命周期为 1 年。此外，还通过 Vivado 工具提供以太网设计示例：在 Vivado 中右键单击 XCI 文件并选中“Open IP Example Design...”（打开设计示例）即可生成以太网...
作者：Jackie Gao，AMD工程师；来源：AMD开发者社区本参考设计基于ZYNQ开发板， 使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。作为验证，可以连接CMOS，或者使用AXI TPG生成仿真的图像数据。教程中所有涉及的设计及代码均在Windows和Linux平台下作了验证。系统设计1. 系统设计框图参考如下...
vivado工程目录为“ps_hello/vivado”开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。LWIP虽然是轻量级协议栈，但如果从来没有使用过，使用起来会有一定的困难，建议先熟悉LWIP的相关知识。1.1Vitis程序开发 1.1.1LWIP库修改 ...
本文作者：AMD 工程师 Rachel Gaines 和 Kevin Morris本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。如果您使用的是旧版 AMD Vitis Software Platform，大多数步骤相同。注释：我们的工具仅在 Windows...
作者：Grace Sun，AMD工程师；来源：AMD开发者社区用户在目标平台运行Vitis AI所编译的xmodel时，碰到比较常见的问题之一是fingerprint校验失败。报告的错误类似以下信息：CHECK fingerprint fail! model_fingerprint 0x101000016010407 is un-matched with actual...
用多个文件执行仿真有时可能难以妥善管理。 Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。Vivado IDE 会将仿真源文件分组为仿真集，并显示在“Sources”（源文件）窗口中的文件夹内，在本地工程目录内可远程引用或存储这些仿真集。仿真集允许您定义不同的源文件，以供设计的不同阶段使用。...
在Vivado中RTL中的RAM内容一般可以通过以下两种方式初始化：在HDL 源代码中指定RAM 初始内容在外部数据文件中指定RAM 初始内容这里主要讨论一下如何在外部数据文件中指定RAM 初始内容。我们使用的外部数据文件有以下特点：是任意名称的ASCII 文本文件每一行描述RAM 中某个地址位置处的初始内容行数必须与RAM 阵列中的行数一样多与给定线路相关的可寻址位置由对RAM...
作者：Synopsys高级技术经理 Madhumita Sanyal数据量和复杂性的指数级增长给快速发展的高性能计算领域带来了显著影响。这种演变是由每个用户的设备数量日益增长所推动的。每台设备都要求更高的带宽，从而促进了对更强大的数据传输能力的需求。PCI Express 6.0 由此应运而生，它提供了增强的 I/O 密度和带宽来管理这种迅速增长的数据负载。然而，...
作者：Adam Taylor机器人技术可能很复杂。在这个项目中，我们看到AMD Kria™ KR260套件可以使用ROS 2快速开发机器人解决方案。KR260能够加速可编程逻辑元件内的功能，或者在可编程逻辑内集成更多的系统控制元件，如时间敏感网络。引言在本项目中，我们将配置AMD Kria™ KR260机器人入门套件来控制Trossen...
PWM控制器在当今电子工业当中具有极广泛的应用场景，包括但不限于DCDC电源、LED灯珠驱动、无刷电机、激光器、交直流逆变器、储能、充电桩等等。它在MCU、DSP器件当中是一种常用外设，通常可以做到的理论精度在500ns～5ns之间，且通道数量有限，在多通道应用中通常要通过CPLD/FPGA器件来对通道数量进行扩展，从而达到多通道PWM发波和控制通道间相位的目的。近日，...
通常，Vivado 中每个仿真集都有多个仿真文件。有时候可能必须更改顶层模块以对器件的某个特定部分执行仿真。本文记录描述了如何在仿真集内选择不同的顶层模块。在 Vivado IDE 中有两种方法可用：方法 - 11. 转至“Sources > Hierarchy”（源文件 > 层级）窗口中的“Active”（活动）仿真集。2. Vivado 会自动选中顶层模块/...
从本章开始由FPGA工程师与软件开发工程师协同实现。 前面的实验都是在PL端进行的，可以看到和普通FPGA开发流程没有任何区别，ZYNQ的主要优势就是FPGA和ARM的合理结合，这对开发人员提出了更高的要求。从本章开始，我们开始使用ARM，也就是我们说的PS，本章我们使用一个简单的串口打印来体验一下Vivado...
作者：Jon Gabay 来源：贸泽电子机器视觉从第一颗气象卫星开始，机器就被赋予了“视觉”，为机器视觉应用的发展奠定了基础。在早期阶段，这些应用中对关键信息的分析和提取严重依赖于人为干预。然而，随着技术的不断进步，现代图像处理技术已经超越了人类的能力，可以发现我们无法感知的元素。将图像数据数字化的工艺在实现这些能力方面发挥着重要作用。在这些数字化系统中集成人工智能（AI）...
什么是64b/66b 编码技术？64b/66b编码技术是IEEE 802.3 工作组为10G 以太网提出的，目的是减少编码开销，降低硬件的复杂性，并作为8b/10b编码的另一种选择，以支持新的程序和数据。当前，64b/66b编码主要应用于Fiber Channel 10GFC和16GFC、10G 以太网、100G 以太网、10G EPON、InfiniBand、Thunderbolt 和...
嵌入式系统设计带来了独特的挑战，包括确保在当前和未来的固定空间和功耗限制内满足性能需求。AMD 第二代 Versal Prime 系列自适应 SoC 兼具性能和效率，具备更高水平的标量性能和世界领先的可编程逻辑，可实现出色的灵活设计。借助 10 倍标量算力加速决策强化嵌入式应用的性能第二代 Versal Prime 系列自适应 SoC 旨在提供初代 Versal Prime 器件至高 10...
AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段，而无需添加额外器件。这正是全新 AMD 第二代 Versal™ AI Edge 系列自适应 SoC 的用武之地。灵活、实时的传感器输入和数据预处理1. 利用世界领先的可编程逻辑改善响应时间第二代 Versal AI Edge 系列自适应 SoC...
AM017 表 32 显示了数字监控器属性。其中部分“Bit Field”（位字段）有错误AM017 表 59 的 HP02 覆盖位字段中的值错误。请参阅下文获取正确的位字段。AM017 将更新以显示这些纠正值。属性名称Dmon read addrDmon read bit（AM017 中的当前值）DMON read bit（纠正值）H1_DAC0x088715:...
作者：Hong Han，AMD工程师；来源：AMD开发者社区这里介绍一下在Vivado中用工程模式使用DFX流程以及需要注意的地方。同阅读"DFX Flow II"类似，如果在下文中看到不熟悉的术语，可以参考"DFX flow I - DFX flow Introduction"....
实验VIvado工程为“ibert_test”,目录中还有一个“ibert_ex”，是生成的测试工程。Vidado软件为我们提供了强大的误码率测试器IBERT，不但可以测试误码率还能测试眼图，给我们使用高速收发器带来很大的便利，本实验做个抛砖引玉，简单介绍IBERT的使用。1.1硬件介绍使用IBERT测试误码率和眼图必须有个收发环通的硬件，开发板上有2个SFP光纤接口，...
通过将数据管理堆栈与英特尔 FPGA 和开放式 FPGA 堆栈 (OFS) 相结合，SigmaX 显著提高了生成数据的效率。概 览. SigmaX 开发了从数据获取到消费者分析的快速端到端数据流，支持近乎实时地做出决策。. SigmaX 使用英特尔® 至强® 处理器、英特尔® Agilex™ FPGA 和开放式 FPGA 堆栈 (OFS) 扩展并加速 Apache 开源软件。....
作者：Hong Han，来源：AMD工程师；来源：AMD开发者社区在使用DFX流程时，有用户希望在完成初始Configuration的Implementation之后，能加速后续RM的实现过程; 有用户在和其他工程师合作开发DFX设计过程中，自己负责静态逻辑，其他RP让不同的工程师编写逻辑，相互之间不希望过多暴露自己逻辑网表；从Vivado 2022.2开始支持的DFX Abstract...
作者：玉骐，来源：Spinal FPGATCAM(Ternary content-addressable memory)在FPGA里并没有专门的资源，其在网络应用上是一个比较常见的资源。关于如何在FPGA中实现TCAM功能有不少的论文，在翻阅借鉴之后，本文就TCAM在FPGA上的最优化实现进行探讨。 1. TCAM基本原理 ...
来源：内容由半导体行业观察（ID：icbank）编译自allaboutcircuits，谢谢。尽管这两种标准长期以来一直用于串行通信，但 RS-485 提供了 RS-232 所不具备的宝贵功能。在本文中了解更多信息。任何形式的沟通都需要规则来帮助确保每个人都保持一致。在电子领域，这些规则采用标准的形式——由行业协会作为建议发布的广泛适用的设计规范集。遵循这些建议后，...
作者：Fisher Yang 来源：FPGA FAE技术分享选集一. 简述为了应对无线波束形成、大规模计算和机器学习推断等新一代应用需求的非线性增长，AMD 开发了一项全新的创新处理技术 AI 引擎，片内集成该AI Engine的FPGA系列是Versal™ 自适应计算加速平台 (ACAP) 。有很多文档都描述了AI Engine的架构和性能参数，但是看完这些后，...
作者：Terry Ni，AMD工程师；来源：AMD开发者社区一、概述系统看门狗定时器（System WatchDog Timer）通常用于嵌入式系统，可以有效的防止软件错误、系统死锁、篡改以及意外行为，帮助维护健康和安全的系统。在AMD Versal芯片中，分别在FPD（Full power domain）和LPD（Low power domain）...
在FPGA中，动态相位调整（DPA）主要实现LVDS接口接收时对时钟和数据通道的相位补偿，以达到正确接收的目的。在LVDS输入接收时，随着单线传输速率不断接近于1 Gb/s，使每位所占的时间窗不断减小，导致采样时钟对信号线的采样点很难在其有效区间进行准确采样；再加上传输路径的不同，各数据线和采样时钟到达接收端的延迟时间不能保证完全一致，从而带来了各信号线之间的位偏移(Bit Skew)和字偏移(...
LVDS 液晶屏显示实验实验Vivado工程为“lvds_lcd”。本章介绍lvds lcd液晶屏的color bar显示。1.1硬件介绍 ALINX黑金7寸LCD屏模块(AN7000)采用IVO的7寸TFT LCD液晶屏, 液晶屏的型号为M070AWAD R0。AN7000 LCD屏模块由TFT 液晶屏和驱动板组成，具体参数可以参考AN7000的用户手册。...
作者：玉骐，来源：Spinal FPGA最近一些设计里需要极致的利用LUTRAM，借此总结下在Xilinx、Altera中LUT RAM的不同表现，一个“LUT”究竟能干哪些事儿。前言当前无论是Altera还是Xilinx,FPGA里面的LUT资源主力配置无非还是6-input LUT。近段时间有个设计需要用到LUT RAM，如何减少LUT RAM的使用则需要结合器件的底层参数来衡量，...
作者：Yin Chaowen，AMD工程师；来源：AMD开发者社区1. 关于Clock Phase Shift1）时钟相移对应于相对于参考时钟的延迟时钟波形，这是由于时钟路径中的特殊硬件而导致的。在 AMD FPGA 中，当 MMCM 或 PLL 原语的输出时钟属性 CLKOUT*_PHASE 非零时，通常会引入时钟相移。2）MMCM/PLL Phase Shift Modes：时序分析期间，...
过去几年，COVID-19的肆虐让全球制造业遭受重创。据调查数据显示，仅2022一年，全球因工厂意外停工造成的经济损失高达1.5万亿美元。未来的智能工厂需要更高的灵活性和更强的抗风险能力，才能尽量减少此类风险。而这种能力从何处构建？软件可配置硬件给出了答案。 硬件参数可配置 制造产线更灵活 软件可配置硬件，也称为可重构硬件，是指通常应用于工业制造领域，...
英特尔 FPGA 设计软件 Quartus® Prime 包括多种调试功能，其中之一是 Signal Probe，下图 (图1) 为它的示意图。Signal Probe 是一个有效的调试工具，将 FPGA 内部需要探测的信号连接到未使用的 I/O 管脚输出，即可使用外部设备 (如示波器或逻辑分析仪) 观察到该信号的情况。更有效的是，在保留先前编译结果的同时，Signal Probe...
什么是 RNN？循环神经网络 (RNN) 是一种用于深度学习的网络架构，它可以对时间序列或顺序数据进行预测。RNN 特别适合处理长度不同的顺序数据以及解决自然信号分类、语言处理和视频分析等问题。RNN 的工作原理循环神经网络 (RNN) 是一种深度学习结构，它使用过去的信息来提高网络处理当前和将来输入的性能。RNN 的独特之处在于该网络包含隐藏状态和循环。循环结构支持网络以隐藏状态存储过去的信息...
作者：Kathy Ren，AMD工程师；来源：AMD开发者社区在非常多的客户应用工程中，都会用到DDR4/LPDDR4来存取大容量数据。如何设计DDR4/LPDDR4接口，布局相关管脚，并且能够在IO bank比较有限的情况下，实现多个memory controller接口就会是设计之初很重要的一个环节。在Versal器件中，有两种DDR4/LPDDR4控制器。一种是硬核DDRMC，...
本文涵盖了 AI 引擎 NoC 接口拼块的位置查找方法。您可通过 source 命令运行 Tcl 脚本来获取此信息，脚本中的 <part> 即您要查询的特定部件：link_design -part [get_parts <part>]
foreach tile [get_tiles -of [...
汽车行业正与人工智能、高性能计算、地图绘制和位置智能领域的主要供应商合作，大力投资于辅助驾驶和自动驾驶的开发和部署。一系列广泛的应用要么将为驾驶员提供辅助，帮助驾驶员更安全地驾驶、代替驾驶员执行某些任务，或最终通过整个驾驶过程的自动化完全取代驾驶员。每个自动驾驶应用都结合了一组特定的功能和一定程度的驾驶员脱离，即在一定程度上由驾驶员负责的前提下进行纵向和横向自动化的组合。这里所说的驾驶员负责是指...
作者：Nathan Xu，AMD工程师；来源：AMD开发者社区
不少用户, 在使用FIR Compiler IP提供的C-model, 不确定如何配置C-model的参数, 和Vivado IP catalog里的FIR Compiler IP参数匹配。这篇blog介绍如何配置C-model参数和IP匹配。
首先, C-model本身提供了例子“...
PL通过NoC读写DDR4实验实验VIvado工程为“pl_rw_ddr”1.1硬件介绍 开发板的PL端有4颗16bit ddr41.2Vivado工程建立 Versal的DDR4是通过NoC访问，因此需要添加NoC IP进行配置。1.2.1创建一个Block design并配置NoC 1）选择Create Block...
作者：Endy Li，来源：FPGA FAE技术分享选集一、简介MicroBlaze是AMD FPGA推出的一款32/64位软核嵌入式处理器，其高度可配置，可满足通信、工业、医疗、汽车、以及消费类各场景需求。MicroBlaze是AMD FPGA嵌入式产品的重要组成部件，具有多功能互联系统，可支持各种嵌入式应用。MicroBlaze的易用性使得其开发如AMD其它嵌入式SoC FPGA一样简单。...