作者：Terry Ni，AMD工程师；来源：AMD开发者社区
一、引言
通常在设计中，用户常常会使用GPIO来完成一些外设的控制，或者用来作为一些调试端口或者调试信号。那么，在Kernel中简单快速使用这些GPIO就会大大加快我们的开发周期。
二、方法
对于不通的器件，我们先要明确的就是其MIO和EMIO的数量。例如：ZynqMP器件有一个GPIO控制器，...
技术
AI模型的复杂度每4到6个月就会翻一番，比摩尔定律还快四倍。受此推动，数据中心基础设施也在快速发展。处理和存储万亿参数模型需要超高速度和低延迟，而当前的超大规模数据中心基础设施则显得力不能及。新的基础设施需要更大的存储容量、增强的计算资源和更快的互连。PCIe 7.0应运而生，它是PCI Express标准的最新版本（规范的0.5版）。PCIe 7.0可提供最高达512 GB/s的带宽和超低延迟...
作者： Simon Yang，文章来源：FPGA FAE技术分享选集一、FPGA在金融领域干什么 金融科技Fintech，可以简单理解为Finance（金融）+ Technology（科技），指通过利用各类科技手段创新传统金融行业所提供的产品和服务，基于大数据、云计算、人工智能、区块链等一系列技术创新，...
了解每种FPGA的不同特性
现场可编程门阵列（FPGA）是一种集成电路，在其制造完成后用户可以对其进行编程和重新编程。与使用软件语言编程的中央处理器不同，FPGA使用并行硬件语言编程，其结构有利于描述逻辑门、寄存器、存储器、并行运算和I/O功能等数字电子特性。
FPGA由可编程逻辑块矩阵、存储器、算术功能、可编程I/O和各种优化协议控制器组成，可通过配置执行复杂的数字操作。...
随着人工智能(AI)技术的快速发展，AI可以越来越多地支持以前无法实现或者难以实现的应用。本文基于此解释了卷积神经网络(CNN)及其对人工智能和机器学习的意义。CNN是一种能够从复杂数据中提取特征的强大工具，例如识别音频信号或图像信号中的复杂模式就是其应用之一。
1. 什么是卷积神经网络？
神经网络是一种由神经元组成的系统或结构，它使AI能够更好地理解数据，进而解决复杂问题。...
作者：Philipp Jacobsohn，SmartDV首席应用工程师Sunil Kumar，SmartDV FPGA设计总监本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用硅知识产权（IP）核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用IP核这种预先定制功能电路的必要性开始，...
机器人仿真使机器人工程师和研究人员能够创建机器人及其环境的虚拟模型。这项技术支持在仿真的无风险环境中测试和验证机器人设计与控制算法以及与各种元素进行交互。通过使用仿真软件，可以预测和分析机器人在各种条件下的行为，而不需要物理原型。构建物理原型不仅成本高昂，而且相当耗时。
机器人仿真的工作原理
机器人仿真不仅有助于节省时间和资源，而且提供了一个安全的环境，...
本文由 AMD 成本优化型产品线，高级产品市场经理 Bryan Fletcher 撰写AMD 7 系列器件生命周期延长至 2040 年AMD UltraScale+™ 器件生命周期延长至 2045 年AMD Versal™ 自适应 SoC 供应至 2045 年以后（全部温度与速率等级，不包括 HBM...
FPGA是什么？现场可编程门阵列（Field Programmable Gate Array，简称 FPGA）是一种集成电路（IC），可以开发定制逻辑，用于快速原型设计和最终系统设计。FPGA与其他定制或半定制的集成电路不同，其自身的灵活性使其可以通过下载软件进行编程和重新编程，适应所设计的大型系统不断变化的需求。FPGA非常适合当今各类快速发展的应用，如网络边缘计算、人工智能（AI）、系统安全...
作者：Kathy Ren，AMD工程师；来源：AMD开发者社区
在Vesal器件的DDRMC DDR4/LPDDR4接口上，控制器的系统时钟源通常是由片外的差分时钟所提供的；除此之外，还可以由CIPS生成一个内部HSM1参考时钟。在这种情况下，可以节省PCB板上空间以及时钟产生芯片。这个方案从Vivado 2023.1开始支持。
HSM1时钟可以给所有的DDRMC提供系统时钟，...
理解I²C、SPI、USB、UART、RS232这些通信协议，可以把它们比作不同的"语言"或"方式"，让电子设备相互交流。每种通信方式都有自己的特点，适合不同的应用场景。我们可以用通俗的类比来帮助理解这些技术：1. I²C（Inter-Integrated Circuit）类比：慢速公交系统，所有站点共享同一条路线。特点：I²C 是一种双线的通信协议，...
文章来源：明德扬FPGA科教
1.引言
Field Programmable GateArray（简称，FPGA）于1985年由XILINX创始人之一Ross Freeman发明，第一颗FPGA芯片XC2064为XILINX所发明，FPGA一经发明，后续的发展速度之快，超出大多数人的想象，近些年的FPGA，始终引领先进的工艺。在通信等领域FPGA有着广泛的应用，...
导读
嵌入式视觉人工智能应用通过在边缘实现高度复杂的实时视频流处理和决策，正在为各行各业带来变革。这些应用范围从自动驾驶到智能制造，其中快速分析视觉数据至关重要。这些应用要求实时处理、低延迟和低功耗，以有效分析和解释视觉数据。
挑战
要满足嵌入式人工智能应用的严格要求，选择合适的硬件平台至关重要。这些要求包括在保持低功耗的同时，以最小的确定性延迟实现高性能视频处理。...
1.引言
物联网，智能汽车，云计算在我们生活中已经耳熟能详，随着FPGA的更新进步，在各类电子科技中不断发力，让我们的生活变得更加智能和便捷。下面给大家介绍一下来自Intel的FPGA Arria 10以及明德扬研发的一款Arria 10的核心板电路设计。
2.Arria 10 FPGA
来自Intel Arria10 FPGA是目前市场上性能最好的，...
近期，“2024智多晶FPGA技术研讨会”西安站和北京站圆满落幕，吸引了来自通信、电力、工业、汽车、投资、政府等领域大量专业观众参会交流，共同学习和探讨，为智多晶本年度线下研讨会活动画上一个圆满的句号。
作为本土可编程系统芯片及解决方案的头部企业，智多晶成立十余年中始终专注可编程逻辑电路器件技术的研发，并为系统制造商提供高集成度、高性价比的可编程逻辑器件、可编程逻辑器件IP核、...
智多晶EDA工具HqFpga软件经过更新和改进，增加了一些实用的小技巧，旨在帮助用户更便捷地操作软件并提升工作效率。
Hq使用小技巧
在Windows系统中Hq通过File_list.f快速导入.v文件
1.创建脚本文件
首先，新建一个txt文本文件，将特定的tcl内容（如图1所示）编辑到新建的txt文件中，并将此txt文件重命名为.bat的批处理文件。
图1：...
作者：朱晓明，来源：硬十1、BT656、SDI、LVDS什么关系BT656、SDI 和 LVDS 都是用于传输视频信号的接口或标准，虽然它们的应用场景和传输方式有所不同。BT.656（也称为 ITU-R BT.656）：概述：BT.656 是一种数字视频接口标准，主要用于 标清视频（SD，Standard Definition）。它定义了如何通过并行或串行接口传输 YCbCr 视频数据。应用场景...
作者：Yang Iris，AMD工程师；来源：AMD开发者社区
概述
本文提供了针对 PCIe 系统中 ATS（地址翻译服务）失效消息问题 （ATS Invalidation message）的排查指南，特别是主机发送消息但未在 CQ接口中接收到消息的情况。
ATS 失效消息的使用
ATS（地址翻译服务）失效消息（ ATS invalidation message）...
Speedster7t FPGA的亮点
针对高带宽工作负载进行优化的一类全新FPGA
基于台积电（TSMC）的7纳米工艺技术
730K至1.5M的等效逻辑单元（LE）
嵌入式存储器容量高达190Mb
革命性的全新二维片上网络（2D NoC）布线结构从根本上改变了FPGA的设计方法
全新的、灵活的机器学习处理器（MLP），针对人工智能/机器学习（AI / ML）...
嵌入式系统等需要进行大量计算和数据处理的应用，通常使用微控制器、微处理器和现场可编程门阵列(FPGA)等器件来执行复杂的计算例程，因为这些器件具有多功能性、高速度和灵活性。然而，这些推荐使用的器件也存在限制和不同的电源要求，如果在系统开发的早期阶段未加考虑，系统的性能和可靠性可能会受影响。其中一个限制是掉电状况下系统可能出现故障。当电源电压降至最低工作电压以下时，...
随着电子产品中图像和视频的分辨率不断增加，需要更大的带宽进行传输。然而，传输带宽的增长速度远远落后于图像分辨率的增长速度，导致带宽瓶颈问题。尽管可以通过增加更多的链路数或者其他更昂贵的方法来解决这种问题，但是这些方法在系统的成本、功耗和兼容性方面存在巨大的缺陷。因此，需要有一种图像/视频压缩算法，降低传输带宽的需求，从而解决了这一问题。VESA的显示流压缩标准DSC（Display Stream...
来源：内容编译自extremetech，谢谢。“NPU” 代表什么？它能做什么？你需要了解的有关这项新兴技术的信息。在过去的一年里，关于神经处理单元（NPU）的讨论越来越多。虽然 NPU 已经在智能手机中出现几年了，但英特尔、AMD 以及最近的微软都推出了配备 NPU 的支持 AI 的消费级笔记本电脑和个人电脑。NPU 与 AI PC 的相关概念密切相关，AMD、Apple、Intel 和...
作者：Grace Sun，AMD工程师；来源：AMD开发者社区
Vitis AI Library包含了xdputil工具，可作为板级开发的辅助调试手段，其源代码位于以下位置：
https://github.com/Xilinx/Vitis-AI/tree/master/src/vai_library/usefultools
在预编译的官方board image和Vitis AI...
摘要
本文介绍了许多通信系统中的关键技术，包括一种在FPGA上实现正交频分复用（OFDM）和单频信号的技术。该设计是通过集成HDL Coder™生成的RTL和手动编码的RTL开发，可以在OFDM和单频模式之间切换。这对于无线链路测试特别有用。
本文解决了在FPGA上初始调试无线链路时遇到的一个常见问题——缺少能将OFDM信号馈送到FPGA的主机。...
作者：Sravani，来源：贸泽电子确定性是工业连接设计中的一个重要考量因素。工业控制和自动化应用需要以特定的时间间隔发送和接收数据，另外还需要以非常低的延迟提供有保证的数据。数据丢失 (例如在关键的喷气推进系统中) 会导致非常危险的后果。IEEE 802.1 Ethernet是一种广泛部署的企业网络标准，其设计初衷并非为了满足工业应用的这种确定性要求。为实现确定性，工业连接器、...
智多晶的EDA工具HQfpga软件对于资源占比较高且时序难以跑出收敛的工程，可以使用循环迭代式(loop/iterative)进行时序驱动优化(tdo–timing driven optimization)，使工程可以以不同的优化策略跑出多个时序收敛的结果。
迭代式时序优化流程
1.随机选取 packing / placement / routing 的优化参数
2.运行组装/...
作者：Chen Yang，AMD工程师；来源：AMD开发者社区 Alveo板卡使用有两种流程，Vitis flow和Vivado flow。比较常见的是Vitis flow，运行在固定的platform（官方提供的平台）上面，优点是比较方便使用开发，不用考虑底层的硬件情况。与之对应的即是Vivado flow，对于RTL的设计者来说，这种流程更加熟悉。但是对于定制化的板卡，...
作者： Ramsey Wang，来源：易灵思FPGA技术交流
APB3是一个低功耗低成本接口。所有信号在时钟上升沿传输，每次传输需要两个时钟周期。
1、Interface
APB写过程
没有等待状态。
（1）T0到T1阶段是空闲状态，
（2）T1到T2是setup阶段，此阶段会准备好PADDR，PWRITE(为1)，PWDATA。
（3）...
安路科技PH系列FPGA定位高性价比可编程逻辑市场，针对高带宽应用场景，能够在保持低功耗的前提下，提供同类更佳的收发器和信号处理功能。PH系列FPGA包含更多逻辑单元、60-400K LUTs、高速串行的I/O、3.25G到12.5G高速SerDes、接收线速率高达2.5G的硬核MIPI IO、PCIE硬核、DDR3\DDR4存储接口和丰富的IP资源。其中高速SerDes支持8B10B编解码、...
Microchip Technology Inc. 汽车信息系统业务部 资深营销经理 Henry Muyshondt工业领域的工厂长期以来一直使用数字数据来监视和控制生产设施。工厂、数据中心和商业建筑中的大型网络系统一直在将其数字信息网络的边缘越来越近地推向现实物理世界。温度、压力、接近或光等物理测量值会被转换为数字信息以供系统处理，计算出的结果随后会转化为实际设备（如阀门、风扇、电源和指示器等...
文章来源：FPGA技术联盟1、前言Verilog中的signed是一个很多人用不好，或者说不太愿意用的一个语法。因为不熟悉它的机制，所以经常会导致运算结果莫名奇妙地出错。其实了解了signed以后，很多时候用起来还是挺方便的。signed的使用方法主要有两种，其中一种是定义一个有符号数变量，例如：这样定义以后，即使是将同一个值 1111 分别赋值给us_a和s_a，它们所表达的数也不同了，...
文章来源：明德扬FPGA科教一、背景FIFO是FPGA项目中使用最多的IP核，一个项目使用几个，甚至是几十个FIFO都是很正常的。通常情况下，每个FIFO的参数，特别是位宽和深度，是不同的。明德扬(MDY)承接过多个基于XILINX芯片的研发项目，包括VPX网络透明传输项目(芯片为XC7K325T-2FBG900)、某高端测试仪项目(芯片为XCKU060-FFVA1156)、某网闸设备项目(...
文章来源：明德扬FPGA科教一、摘要明德扬(MDY)在某个XILINX项目中，偶然性出现开机后通信出错的情形，具体表现为反复开机测试400次后，约有1~2次通信异常，数据发不出去。经过定位，是某个FIFO出现异常，时钟正常、复位无效、写使能有效的情况，空信号empty一直为1，即一直保持为空的问题。二、项目背景FIFO是FPGA项目中使用最多的IP核，一个项目使用几个，...
作者：Iris Yang，AMD工程师；文章来源：AMD开发者社区介绍 这篇博客文章将详细介绍如何通过NOC使用CPM访问片上内存（OCM）。该设计的主要重点是确保PCI接口的地址映射配置正确，使得其可以正确访问OCM地址范围。通过实现这一点，我们可以促进PCIe主接口和OCM之间的高效数据传输和通信。...
作者：Harris Feng 文章来源：FPGA FAE技术分享选集Multiboot功能介绍Multiboot是指多镜像启动,比如在FPGA的加载flash里面存放2个或者多个FPGA的配置文件,每个配置文件都可以单独完成FPGA的逻辑配置,如下图1所示;图1 multiboot Flash中配置镜像文件的结构如上图所示,Flash里面包含了Golden...
作者：Philipp Jacobsohn，SmartDV首席应用工程师Sunil Kumar，SmartDV FPGA设计总监本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，...
作者：Synopsys技术产品管理部 Keivan Javadi Khasraghi 和 Ruben Sousa
数据中心目前正在努力应对不断增长的带宽容量需求。这主要是由于新技术的出现，特别是对 AI/ML 应用的需求不断增长。随着这些技术的发展，带宽需求预计将呈指数级增长。具体来说，随着大语言模型 (LLM) 变得更加精确和广泛，它们需要越来越高的处理速度。这种对于快速处理 LLM...
FPGA（现场可编程门阵列）的配置引脚和配置过程是实现FPGA编程的关键部分。在配置过程中，FPGA从外部存储器或主机设备读取配置数据，将其加载到内部的配置存储器中，以确定FPGA的功能逻辑。FPGA的配置引脚FPGA的配置引脚主要用于以下几个目的：配置模式选择引脚：MSEL（Mode Select）引脚：这些引脚用于选择FPGA的配置模式，例如串行、并行或JTAG模式。...
作者：付汉杰 hankf@amd.com在调试模式下，可以通过JTAG下载MPSoC PL的bit文件，再下载MPSoC PS的软件。这时候，PL已经下载，PS软件应该能够访问PL实现的AXI寄存器。但是PS的软件会卡住。如果使用同样的软件和bit文件，做成boot.bin，在QSPI/SD启动模式下，又一切正常。或者boot.bin里只有PS的软件，启动过程中通过Vivado加载PL...
作者：付汉杰 hankf@amd.comAMD Xilinx的Versal器件中的PCIe IP，也可以作为PCIe Host。 AR76647 提供了相关驱动。 Xilinx Linux PL PCIe Root Port 提供了配置和测试过程。最近研究了Linux下，AMD Xilinx PCIe Host 配置空间访问流程。...
文章概述 本文介绍了I2S收发器的配置与实现，用于FPGA的VHDL编程。I2S是数字音频的标准化串行通信总线，由SCK、WS和SD三条线路组成。文章阐述了I2S收发器的工作原理，包括数据传输方式、操作理论、配置方法、端口描述以及音频数据事务传输。本文详细介绍了一个主 I2S 收发器组件用于 FPGA，以 VHDL 编写。组件通过 I2S 接口接收音频数据，...
边缘端的传感器和连接设备的数量每天都在以指数级速度持续增长。连接数字计算设备的模拟电子传感器使系统能够获得态势感知并优化性能，从而实现高生产力和效率。有多种方法可以应对边缘端产生的传感器数据激增带来的处理挑战：1、将所有收集的数据发送到云端进行处理这种方法会增加时延和高数据传输成本2、在边缘端（靠近模拟-数字边界）处理所有收集的数据这种方法要求在本地进行更高的处理3、...
作者：Zhang Cheng，AMD工程师；文章来源：AMD开发者社区PRBS误码测试时，通常需要计算误码率。如果使用IBERT，误码率可以在Vivado的GUI界面中读取，但是在无法使用JTAG连接到Vivado的场景，需要用户通过读取相应的寄存器来计算误码率。本文将对这一过程作详细介绍。1. APB3总线接口时序AM017提供了APB3的读写时序，过程还是比较简单的。...
在PCIe（Peripheral Component Interconnect Express）总线系统中，复位信号是确保系统可靠启动和正常运行的重要机制。PCIe总线的复位主要有以下四种类型：1、 硬件复位（Cold Reset / Fundamental Reset）：描述：硬件复位通常发生在系统上电或系统复位时。它会将PCIe设备的所有寄存器重置为初始状态，相当于设备刚刚上电时的状态。作用...
简介一位客户向我们提出了一个想法，希望我们设计一种解决方案，用于监测无线通信信号的频谱，以确保系统安全，即检测频谱中的意外活动。意外活动可以在任何频率、任何时间、使用任何通信协议发生。考虑到当今的技术，这些要求意味着要以高分辨率监测多个千兆赫的频率范围。尽管设置极具挑战性，但这项工作与我们的目标不谋而合。面临的挑战作为概念验证，客户要求系统以低于50 kHz的分辨率持续监控4.096 GHz带宽...
作者：Philipp Jacobsohn，SmartDV首席应用工程师Sunil Kumar，SmartDV FPGA设计总监本系列文章从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，...
摘要Compute Express Link（CXL）是处理器与加速器、内存缓冲器、智能网络接口、持久内存和固态硬盘等设备之间的开放式行业标准互连。CXL 提供一致性和内存语义，其带宽可与 PCIe 带宽相匹配，同时延迟大大低于 PCIe。所有主要 CPU 供应商、设备供应商和数据中心运营商都已将 CXL 作为通用标准。这样就形成了一个可互操作的生态系统，支持包括高效加速器、...
在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据。但是如果LVDS的速率比较低时，另外想通过去掉PLL来节省功耗时，也可以直接用lvds_rx_clk直接走GCLK的方式来处理。下面我们来说明一下：硬件环境如下：打开interface在里面设置LVDSLVDS的时钟接收Connection...
DDR5技术作为下一代内存标准，展现出广阔的发展前景。随着技术的不断进步和需求的增长，DDR5技术不仅将提升计算机系统的性能和效率，还将推动各行业的创新和发展，满足未来数据处理和存储需求的挑战。本期文章，我们将和大家一起了解DDR5技术的发展和应用前景。一、DDR技术简介1、DDR的概念DDR,即DDR SDRAM（Double Data Rate Synchronous Dynamic...
编者按因为摩尔定律的失效，半导体行业过去多年正在寻找提升芯片性能的方法，而Chiplet正在成为几乎所有巨头的共同目标。然而，因为Chiplet的理念是将芯片的不同功能模块变成一个die，如何保证这些die能够更通用地连接到一起就成为了行业的头等大事。于是，UCIe（ Universal Chiplet Interconnect Express ）便顺势成立。据介绍，...