本答复记录将介绍在 Vivado 2016.4 - 2017.2 工具中，在 PetaLinux 和独立操作系统下如何使用 MPSoC 器件运行 USB2.0 标准接口。
使用 Zynq UltraScale+ MPSoC，该 USB 接口就有两个 USB 2.0/3.0 控制器（USB0 和 USB1）。
USB0 和 USB1 都可以在 USB 2.0 中工作，无需使用 USB...
技术
本文转载自： XILINX开发者社区
本篇文章来自 王伟博士，
北京中际赛威文化发展有限公司 FPGA技术专家
中国高科技产业化研究会智能信息处理产业化分会 理事
Kria KV260 开发板开箱指南
目录
第一章 KV260 硬件接口
比较陌生的就是IAS接口：安森美半导体(ON Semiconductor)提供的成像器接入系统(...
作者：Michael Jones ，ADI电气设计工程师；Travis Collins，ADI软件支持工程师；Charles Frick，ADI应用工程师
藉由在数字化组件IC中整合DSP模块的系统，实测证明能提供卫星通讯等应用所需的多信道幅度和相位均衡，采用pFIR数字滤波器和DUC/DDC NCO相位偏移的方法，相较将DSP模块整合到FPGA中，可节省尺寸、重量与功耗。...
一、背景说明
近年来，“工业互联网”技术在能源电力行业得到了长足发展。随着能源互联网信息一体化、电力市场售电改革、新能源微电网与储能、智能配电终端、能源四表集抄网络、电力智能巡检等概念与政策的陆续推出，能源电力行业在基于“工业互联网”的核心指导方向下，对嵌入式解决方案在上述背景下的创新应用与升级换代的需求日益旺盛。
作为国内知名的嵌入式产品平台提供商，...
如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱动器被禁用，在不全面重新安装 Vivado 的情况下，是否能够重新安装该驱动器？
解决方法：
没错，该驱动器安装程序一直随 Vivado 安装提供，位于 \data\xicom\cable_drivers\
在该目录下，每个...
作者：李钊 ，本文转载自：网络交换FPGA微信公众号
公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤，具体如下。前面的操作见前文《开源100 Gbps NIC...
Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块，反过来也是一样。
本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。
仿真过程中混合语言的限制
VHDL 设计可以实例化 Verilog/System Verilog (SV) 模块，而 Verilog/SV 设计则可以实例化 VHDL...
Vivado 仿真器 中的实时仿真包含以下内容：
波形数据库文件 (WDB)，其中包含所有仿真数据。
波形配置文件 (WCFG)，其中包含与波配置中的对象相关联的顺序和设置。
这两种类型的文件之间有什么区别？它们之间有什么关系？
解决方法：
波配置文件 (.wcfg)
波配置文件指 定制波形的列表。 它由以下内容组成：
信号和总线的列表
它们的属性，如颜色...
在 Windows 下，我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ，包含以下命令：
xvlog file1.v
xvhdl file2.vhd
xvlog top.v
xelab -debug typical top -s top_sim
xsim top_sim -t xsim_run.tcl
当我运行批文件，...
作者：Víctor Mayoral-Vilches，赛灵思机器人系统架构师；GiulioCorradi，赛灵思工业、视觉、医疗与科学首席架构师
FPGA 能够自适应生成定制计算架构，以前所未有的灵活性、更短的设计周期、更低的开发成本，助力各类机器人应用。
1. 机器人是一种“系统集成艺术”
机器人是一种复合系统，它由感知周边环境的传感器、...
本文转载自：ilovefpga微信公众号
在SelectIO简介连载一中介绍了其架构，本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。
7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。...
作者：张大侠，本文转载自：傅里叶的猫微信公众号
在FPGA开发中，我们经常遇到因为管脚忘记约束，导致最后生成bit的时候报错。
1.管脚电平未约束
像上面这个图中，由于在约束中忘记指定mdc和mdio的电平，再经过了长时间的综合和实现后，最后的Generate Bitstream报错了。
这种情况下，...
在 UltraScale+ 收发器中，CPLL 用于设计时，有一个校准块必须使用，才能确保 CPLL 的功能正确。
该模块使用 CPLLPD 引脚，因此不能用于其正常功能。
解决方法：
恢复 CPLLPD 引脚功能的唯一方法是取消对内核的管理，以便能够修改位于 CAL 块所在位置的较低设计层。
然后，您可以安装一个 OR 门，使用从顶层路由的 CPLLPD 信号来控制 CAL...
张大侠，本文转载自：傅里叶的猫微信公众号
FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个Slice中，比如下面的代码：
reg reg_1;
reg reg_2, reg_3;
always @ ( posedge clk_src )...
本文转载自： 网络交换FPGA微信公众号
公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤，具体如下。
目标：在Linux环境下，...
如果给 DCM/PLL/MMCM 的输入时钟施加 PERIOD 约束，约束会自动传递给输出时钟。这些时钟被视为相关时钟而跨时钟域路径由时序分析器进行分析，我该如何从时序分析中排除跨时钟域路径呢？
解决方案 1
要从时序分析删除一组路径，如果您确定这些路径不会影响时序性能（False 路径），可用FROM-TO 约束以及时序忽略 (TIG) 关键字。这种方法要指定时序忽略 (TIG)...
作者：Adam Taylor，本文转载自：贸泽电子
简介
生产线已步入了快节奏时代， 但要提高交付速度和客户满意度，势必需要在装运前检测制造或包装缺陷。然而，自动化检测设备需要在不降低生产线速度的情况下进行处理和做出决策。所以，我们需要借助于Xilinx Kria K26系统模块 (SoM)等器件的帮助。
Kria K26 SoM（见图1）...
我们如何通过 XDC 使用数据初始化 Block RAM？
这是更新您设计中 BRAM 实例的 INIT 值时应遵循的流程 ：
1. 在设计上运行综合。
2. 打开综合后的设计。
3. 搜索 BRAM 实例。使用“编辑 -> 查找 -> PRIMITIVE_TYPE -> 是 -> BRAM”。 这样可列出设计中的 BRAM 实例。使用“查找结果”...
本文转载自： XILINX开发者社区微信公众号
本篇博文来自赛灵思高级产品应用工程师 Hemang Divyakant Parikh
什么是方法论报告？
“方法论 (Methodology)” 报告是 Vivado 工具中的一项功能，它使用 UltraFast 设计方法论 (UFDM) 以及 Versal ACAP 设计方法论来帮助精简设计进程和提升 QoR。...
作者：Hank FU，hankf@xilinx.com，本文转载自：博客园
介绍
在有些应用中，发现I帧不够大。MPSoC VCU CtrlSW可以设置每一帧的QP大小。因此，可以通过设置I帧的QP，提高I帧的大小，从而提高I帧的质量。
代码
下面是设置I帧的QP的示例代码。
GOP长度变量
在struct EncoderSink :...
如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。
解决方法：
可使用以下方法定义包含文件的位置：
通过包含语句将包含文件放在与 HDL 文件相同的目录中
在 .runs 目录中，在与综合文件夹（synth_1 和 synth_2 等任何一个适用于运行的）名称有关的 HDL‘包含语句中设置路径。
项目 (GUI) 模式：
使用...
如何在 Vivado XSIM 中创建 .vcd 文件？
以下为生成 .vcd 文件的步骤：
1. 运行仿真。
2. 当 XSIM 仿真窗口出现，在 tcl 控制台输入这些命令：
1) open_vcd
2) log_vcd [get_object /]
3) run *ns
4) close_vcd
作者：Hank FU，本文转载自：博客园
概要介绍
MPSoC VCU在很多产品中得到了应用。在不同产品的调试过程中，有一些共同的办法。
首先看看Video子系统的简单框图，其中包含视频输入、编解码、视频输出等模块。视频输入模块，硬件可能是HDMI-RX和FrmBufWrite; 软件一般是Linux V4L2。编解码模块是VCU，配套的软件是GStreamer，或者Ctrl-SW...
赛灵思2021自适应计算挑战赛自9月7日正式开赛以来，收到了来自全球各地区的FPGA软硬件开发者们的积极关注，在大赛官方讨论区FAQ页面，开发者们对于本届大赛项目设计以及创新方向等相关问题的讨论也是此起彼伏。因此，XILINX开发者社区也对近期开发者们提出的问题进行了汇总，希望能帮助更多的参赛者了解本次比赛的更多详情。
1. 大赛硬件申请截止日期推迟了？
最新的硬件申请截止日期为...
如何检查或手动设置Xilinx 设计工具的环境变量?
注:
如果您不确定如何设置环境变量，尝试"1" 或 "TRUE"。
对于要使用的环境变量， Xilinx 设计工具需关闭并重启。
如需禁止变量，设置为 "0" 或 "FALSE" 并不总是凑效。所以，应去除变量。
解决方法：
在 Linux (csh/tcsh shell) 中设置
1. 使用命令 "...
在新冠疫情的影响下，互联网视频流量呈加速增长态势。电子竞技、远程医疗、电子商务、娱乐和远程学习中的视频转码工作负载愈加普遍，计算密度也进一步增大。这样一来，内容分发网络（ CDN ）提供商便面临巨大压力，因为他们需要以最低的资本支出（ CAPEX ）高效分发直播视频内容，而该情况也迫使他们对自身硬件基础设施和软件功能进行重新评估。
视频流从未像现在这般重要。如今，...
本文转载自： 网络交换FPGA微信公众号
摘要：数据中心网络协议栈正在转向硬件，以在低延迟和低CPU利用率的情况下实现100 Gbps甚至更高的数据速率。但是，NIC中网络协议栈的硬连线方式扼杀了传输协议的创新。本文通过设计Tonic（一种用于传输逻辑的灵活硬件架构）来实现高速网卡中的可编程传输协议。在100Gbps的速率下，...
BitGen 的输出文件有什么用处，什么时候会生成这些文件？
.bit - （除非指定“-j”选项，否则会一直生成） - 一个包含专有报头信息和配置数据的二进制文件。 用于输入到 PROMGen 和 iMPACT 等其它 Xilinx 工具。
.rbt - （在指定“-b”选项时生成） - “.bit”文件的 ASCII 版本。
.bgn - （一直生成） - 包含用于...
本文转载自：XILINX开发者社区微信公众号
本文来自赛灵思高级产品应用工程师，张超
如今各种机器学习框架的普及使得个人搭建和训练一个机器学习模型越来越容易。然而现实中大量的机器学习模型训练完后需要在边缘端部署，那么我们看看借助Xilinx Vitis-AI工具，如何仅仅使用10行代码，就能在ZYNQ MP器件上部署深度学习模型实现图像分类。
简介
Xilinx...
有些产品中，使用VCU解码图像后，还需要做一些特殊的处理。如果直接把地址传递给特殊处理模块，大多数情况运行正常，有时会发现数据错误。
这个问题，是因为显示函数释放buffer造成的。解码前，解码器从buffer管理模块申请buffer。由于有多个buffer，解码器申请buffer时，通常申请到旧的buffer。看起来，buffer时循环使用的。但是有时候，解码器申请到的buffer，...
作者：Hope Peng，本文转载自： Ingdan FPGA微信公众号
1 、Xilinx器件SelectIO性能描述
FPGA是电子器件中的万能芯片，Xilinx FPGA处于行业龙头地位更是非常灵活。FPGA管脚兼容性强，能跟绝大部分电子元器件直接对接。
Xilinx SelectIO支持电平标准多，除MIPI C-PHY电平（三电平标准）外，...
当从 Vivado 项目中的 IP 目录生成 IP 核时，似乎只能生成默认的行为仿真模型，而无法生成结构仿真模型。如何才能转换成结构模型？
目前就如何达到这一目的有如下三个选项：
1. 为 IP 创建一个单独的项目，进行综合并使用 write_verilog 或 write_vhdl 获得内核的结构网表。您可以使用 Vivado 工具中的 Manage IP 流程来生成单独的 IP...
运行“report_timing” 或 “report_timing_summary” 命令后，我注意到 WNS、TNS、WHS 和 THS。什么是 WNS、TNS、WHS 和 THS?
WNS = Worst Negative Slack (最差负余量)
TNS = Total Negative Slack (总负余量)= 负余量路径的总和
WHS = Worst Hold...
作者：HankFu，本文转载自：博客园
有客户问到如何在ZCU106单板/其它MPSOC上，同时支持多个显示器，以便在多个显示器上运行QT应用程序。
Xorg的xorg.conf里可以增加card和screen，同时支持多个显示器。Xorg可以在多个显示器上显示多个QT应用程序。
在嵌入式系统里，更常用的是eglfs_kms，它也可以同时支持多个显示器。接下来以PS-DP和PL...
本文转载自： XILINX开发者社区微信公众号
本篇博文中的分析是根据真实客户问题撰写的，该客户的 DFX 设计无法连贯布线，存在布线重叠。本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。
这是“使用方法论报告”系列博文的第 6 部分。
第1部分：时序以满足，但硬件功能出现错误
第2部分：方法违例对于QoR的影响
第3部分：时序已满足，但硬件中存在...
作者：HankFu，本文转载自：博客园
通过如下流程，可以给视频码流添加PTS和用户自定义信息
在编码侧通过SEI加入PTS信息和帧序号，
1.1 编码前，在struct EncoderSink :: ProcessFrame() 里为AL_TBuffer添加MetaData，MetaData里含有PTS信息及其它用户自定义信息。
1.2 编码完成后，在struct...
作者：Ed Wright ，赛灵思数据中心事业部市场总监
视频分析在我们生活中的许多方面都越来越多地被使用，无论是在智能楼宇中通过人脸识别控制安全点，从而提供比门禁卡更加可靠的安全性，还是监测是否符合佩戴口罩和保持社交距离，从而满足新冠疫情的抗疫要求，也或是监测交通拥堵和发现犯罪的智慧城市部署，视频分析应用无处不在，它让我们的商业和生活更加智能、安全和便捷。...
本文转载自： XILINX开发者社区微信公众号
赛灵思自适应计算挑战赛2021
近日，赛灵思携手 Hackster.io 再次向开发者发起了自适应计算的挑战，希望开发者能运用 Vivado 设计套件、Vitis 开发环境和 Vitis AI 统一软件平台发挥赛灵思自适应计算平台的强大功能，解决实际问题。
比赛开启短短2周，我们收到了全球开发者的踊跃报名以及硬件申请，...
本文转载自： 傅里叶的猫 微信公众号
今天我们来研究一下D触发器都有哪几种类型？又对应什么样的代码？
在Xilinx的FPGA中，D触发器是下面这个样子：
其中，D是数据输入端口，CE是使能端口，CLK是时钟输入，SR是Set/Reset的意思，可用作置位或者复位，置位和复位又分同步和异步，因此D触发器有如下四种应用类型：
异步复位（FDCE）
异步置位（...
作者：Ed Wright ，赛灵思数据中心事业部市场总监
医疗服务提供商收集的数据量正在不断增长，并正在颠覆当前的数据分析方法。与此同时，跨表格和业务实体联网并识别隐含关系与模式的能力，为提升患者护理和患者疗效以及为医疗服务提供商降本增效方面，提供了诱人的突破。
使用图形数据库探索和分析互联数据的企业每天都在增加。图形数据库高度重视数据间的联系与关联，而关系型数据库和其他 NoSQL...
作者： Kevin He，本文转载自： Ingdan FPGA微信公众号
Zynq...
作者：张大侠，本文转载自： 傅里叶的猫微信公众号
在Vivado工程的调试中，xdc文件指定管脚后，我们偶尔会临时修改管脚位置，但之前的位置信息还想保留在xdc中，因此很多工程师就会选择将之前的管脚信息注释在修改位置的后面。比如下面的工程中，rxd_pin的位置本来是F25，我们需要临时改成E17，同时把F25注释到后面，表明这个位置之前是F25
在综合完后，Open...
作者：张大侠，本文转载自： 傅里叶的猫微信公众号
首先需要明确的一点是，他们都是高速收发器，只是传输速率同，速率大小为：
GTP...
作者：HankFu，本文转载自：博客园
按照在MPSoC上运行基于eglfs_kms的QT应用程序, 可以在MPSoC ZCU106单板的DP上基于eglfs_kms的运行QT应用程序。按照在VCUTRD 2020.1 里设置HDMI-TX显示QT界面, 可以在MPSoC ZCU106单板的HDMI-Tx上基于X11的运行QT应用程序。在HDMI-Tx上，...
作者： 张大侠，本文转载自： 傅里叶的猫微信公众号
在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面：
可能很多同学并没有很关注这个页面，直接默认设置就完事了。
但其实这个页面的内容也是非常有用的，我们可以看到页面中有两个选择：
Include Shared Logic in core...
作者：HankFu，本文转载自：博客园
不同设计里，Linux DRM子系统里设备ID不一样。每次修改，费时费力，也容易出错。
因此写了以下脚本，自动查找encoder_id，crtc_id，connector_id等。然后在后续命令和脚本中，可以直接引用。
每次使用的时候，需要根据情况，更改display_device。display_device一般是类似a0070000....
本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准后数据错误，此问题显示为与时序有关，但时序报告中并未显示任何违例,最初并未使用方法论报告 (Methodology report) 来确定问题根源。
本篇博客将为您演示如何使用此报告来帮助加速调试，甚至完全避免硬件故障，最后确定此问题根本原因是校准完成时出现争用状况。...
本文转载自：上交所技术服务微信公众号
本文选自《交易技术前沿》总第四十五期文章（2021年6月）
李士昱/中信建投证券股份有限公司
孙冬凯/中信建投证券股份有限公司
梁程远/中信建投证券股份有限公司
摘 要：雪球期权是一种新兴的结构较为复杂的期权产品，雪球期权的定价的准确性和速度直接影响交易双方的收益和风险水平。目前我司雪球期权定价采用的是基于C++...
作者：HankFu，本文转载自： 赛灵思中文社区论坛
测试工具版本：PetaLinux 2018.2
测试单板： ZCU106
UBIFS是更强壮的FLash文件系统。很多嵌入式系统都使用了UBIFS。
Xilinx PetaLinux 2018.2也支持UBIFS。只需要在Linux/U-Boot里添加相关配置选项，就能为QSPI Flash创建UBIFS。
第1步，...
本篇博文中的分析是根据真实客户问题撰写的，该客户发现在现场出现罕见的比特翻转, 本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。
最终发现，此问题是由于时钟域交汇 (CDC) 处理不当所导致的，在 report_methodology 和 report_cdc 报告中高亮显示了相关处理错误。
这是使用方法论报告系列博文的第 4 部分。如需阅读整个系列中的所有博文,...