技术 | FPGA 开发圈

5分钟教你真正实现任意分频

在大部分的教科书中，都会提到如何分频，包括奇数分频，偶数分频，小数分频等。首先讲述DSS（直接频率合成法）的原理。DDS是重要的频率合成方法，在波形发生器中有极其重要的应用。DDS主要由几部分组成：a) 相位累加器；b) RAM数据读取；c) D/A转换器；d) 低通滤波器。

2019-09-25 | FPGA, UART, Verilog

你真的知道Python的字符串是什么吗？

根据维基百科定义：字符串是由零个或多个字符组成的有限序列。而在Python 3中，它有着更明确的意思：字符串是由Unicode码点组成的不可变序列（Strings are immutable sequences of Unicode code points.）

2019-09-25 | python

xilinx oddr idelay用法简单介绍

我们知道xilinx FPGA的selectio中有ilogic和ologic资源，可以实现iddr/oddr，idelay和odelay等功能。刚入门时可能对xilinx的原语不太熟练，在vivado的tools-> language templates中搜索iddr idelay等关键词，可以看到A7等器件下原语模板。复制出来照葫芦画瓢，再仿真一下基本就能学会怎么用了。

2019-09-25 | Xilinx, ODDR

ZYNQ进阶之路4--PL端uart接收设计

在ZYNQ进阶之路3中我们讲解了PL端UART 发送的设计，本节我们讲解PL端实现串口UART的接收设计。

2019-09-24 | Zynq, UART

时序分析的基本概念和术语

发起沿和捕获沿（Launch edge & Capture edge）

2019-09-24 | 时序分析

Python 浮点数的冷知识

上周的PyCoder's Weekly上分享了一篇小文章，它里面提到的冷知识很有意思，作者稍作补充，分享给大家。它提到的部分问题，读者们可以先思考下：若两个元组相等，即 a==b 且 a is b，那么相同索引的元素（如a[0] 、b[0]）是否必然相等？若两个对象的 hash 结果相等，即 hash(a) == hash(b)，那么它们是否必然相等呢？

2019-09-23 | python, 浮点数

ZYNQ进阶之路3--PL端UART 发送设计

在ZYNQ进阶之路2中我们讲解了PL端PWM呼吸灯的设计，本节我们讲解PL端实现串口UART的发送设计。

2019-09-19 | Zynq, UART

vivado约束之时钟路径分析

时序不满足约束，会导致以下问题：编译时间长的令人绝望；运行结果靠运气——时对时错。

2019-09-18 | Vivado, 时钟约束

关于Verilog中的几种赋值语句

连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。

2019-09-18 | Verilog

Xilinx Srio详解&IP核使用

RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、低引脚数、基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。

2019-09-18 | Xilinx, RapidIO