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Xilinx Vitis 2020.1用SREC SPI Bootloader固化Microblaze程序，断电再通电后程序运行不了的解决办法
FPGA的型号为XC7A35TFGG484-2，开发板用的是米联客的。主程序hello_world运行于外部DDR3内存，SREC SPI Bootloader运行于FPGA片内BRAM。
2021-11-04 |
Vitis 2020.1
ZYNQ学习之路——自定义SDSoC硬件平台
在前面的学习中，我们已经学会了使用Vivado及SDK开发环境，熟悉了硬件开发与Linux软件驱动之间的联系及开发流程。本系列教程我们学习SDSoc的开发，在SDSoc IDE中，Xilinx为我们集成了比较流行的开发板硬件平台，如果我们使用的是其中的一个，可以直接使用。但笔者使用的是米尔科技的7z010开发板，在开发之前首先要定义我们自己的硬件平台，作为之后创建应用的模板工程
2021-11-04 |
Zynq
,
SDSoC
Xilinx约束学习笔记（一）—— 约束方法学
Xilinx 建议将时序约束和物理约束分开保存为两个不同的文件。甚至可以将针对某一个模块的约束单独保存在一个文件中。可以使用 USED_IN_SYNTHESIS 和 USED_IN_IMPLEMENTATION 属性指定约束文件是在综合或实现过程中使用。
2021-11-02 |
时序约束
ZYNQ学习之路——SDSoC开发环境介绍
本节教程介绍如何使用SDSoC软件创建硬件平台，并且使用它来加速程序函数。
2021-11-02 |
Zynq
,
SDSoC
Xilinx Ethernet MAC IP调试的小坑
本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用MDIO接口控制。
2021-11-02 |
Ethernet
,
Xilinx
Zynq7035单板创建PYNQ镜像V2.6
本次设计是在zynq7035器件上进行，创建PYNQ框架v2.6版本，构建需要如下步骤：
2021-11-01 |
Zynq7035
,
PYNQ
Xilinx Vitis 2020.1修改工程占用的BRAM内存大小的方法
修改了代码后编译工程，有时会因为BRAM空间不足而编译失败，出现下面的错误提示，这时，需要回到Vivado工程里面，在Block Design中将分配的BRAM空间大小改大。具体方法如下。
2021-10-29 |
Vitis 2020.1
,
BRAM
ZYNQ学习之路——时序仿真
在编写ZYNQ的FPGA逻辑代码过程中，往往需要对时序进行分析。时序信号的分析一般通常有软件仿真和在线仿真两种，本文介绍这两种方法的具体使用方法。
2021-10-28 |
Zynq
,
时序仿真
Xilinx Vitis 2020.1无法创建SREC SPI Bootloader工程，提示缺少xilisf库的解决办法
在BSP设置中，手动添加xilisf库的引用。首先，在Platform工程（这里是microblaze_test）上点击鼠标右键，选择“Open Platform Editor”命令。在Board Support Package里面，点击Modify BSP Settings按钮，勾选xilisf复选框，然后点击OK。
2021-10-26 |
Vitis 2020.1
ZYNQ学习之路——创建PetaLinux工程
在前面的学习中，我们知道如何根据PetaLinux BSP设计去创建一个工程，现在，我们结合Vivado设计我们自己PetaLinux系统。
2021-10-22 |
Zynq
,
Petalinux
Xilinx 2020.1 MIG核读写DDR3内存，新建工程时配置MIG核的完整步骤
本文以XC7A35TFGG484-2这款芯片为例，采用米联客FPGA开发板，用MIG核驱动DDR3内存。FPGA外接的晶振大小为50MHz，DDR3内存的驱动频率（ddr3_ck_p和ddr3_ck_n）为400MHz。选用的DDR3内存型号为MT41K128M16，内存容量为256MB。
2021-10-21 |
MIG
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DDR3L
ZYNQ学习之路——PetaLinux开发环境搭建
本文转载自：亦梦云烟的博客 简介 PetaLinux是一个嵌入式Linux系统开发工具，用于设计Xilinx基于FPGA的SOC片上系统。本节为第一节，旨在介绍如何使用PetaLinux工具。 软件环境: windows 10 64bit，VMware 12, ubuntu 16, Vivado2018.2 硬件环境: 米尔科技Zturn board 安装vmware后在其中安装ubuntu。...
阅读详情
2021-10-18 |
Zynq
,
Petalinux
在Vivado 2020.1中用MIG核读写DDR3内存，编译代码时提示Sub-optimal placement错误的解决办法
板子使用的是米联客的XC7A35TFGG484-2的开发板，上面带有256MB的型号为Micron MT41K128M16的DDR3内存。板子上的V4引脚上接了50MHz的晶振。 用MIG核来驱动这片DDR3内存。DDR3的运行时钟Clock Period为400MHz（由MIG核自己产生这个时钟，从ddr3_ck_p和ddr3_ck_n引脚输出出来，用来驱动DDR3）
2021-10-15 |
DDR3
,
MIG
ZYNQ学习之路——AXI DMA
AXI DMA IP核提供了AXI4内存之间或AXI4-Stream IP之间的内存直接访问，可选为分散收集工作模式，初始化，状态和管理寄存器等通过AXI4-Lite 从机几口访问，结构如图1所示，AXI DMA主要包括Memory Map和Stream两部分接口，前者连接PS段，后者连接带有流接口的PL IP核
2021-10-14 |
Zynq
,
AXI-DMA
FPGA中截位导致的直流分量如何去除？
在用FPGA做算法时，由于FPGA中一般都是使用定点数据，因此经常需要移位操作。比如一个16bit的信号经过滤波器后，由于滤波器的增益，输出结果肯定不是16bit，如果我们想保持输入输出的位宽是一致的，那就必须要进行移位。
2021-10-12 |
System Generator
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直流分量
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数字信号处理
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