新闻 | FPGA 开发圈

AMD Versal™ AI Engine 编程六步入门

AMD Versal™ AI Engine 是可编程的矢量处理器阵列，非常适合处理计算密集型 DSP 工作负载。

2025-05-29 | AMD, Versal, AI

Agilex™ 3 FPGA 和 SoC FPGA

Agilex™ 3 器件家族可提供更高的性能、集成度和安全性，从而显著优化 FPGA 的功耗和成本。

2025-05-28 | Agilex-3, Altera

助力高校生态建设，紫光同创亮相“第一届国产FPGA教育大会”

近日，“第一届国产FPGA教育大会”在重庆成功举办，紫光同创受邀参会并分享了公司在高校国产FPGA生态建设方面的丰硕成果

2025-05-27 | 紫光同创, 第一届国产FPGA教育大会

中低功耗 FPGA 战局升温：Microchip 与 Lattice 的“性价比较量”

边缘AI、工业自动化、嵌入式视觉等新兴应用，正推动 FPGA 从性能导向迈向功耗与成本并重的新时代

2025-05-26 | Microchip, Lattice, PolarFire, 首页推荐

重新定义机器人技术：高精度自主移动机器人

机器人基于莱迪思Avant™-E FPGA和英伟达公司的Jetson Orin，展示了实时决策和避障功能。它采用先进的传感器融合系统，集成了莱迪思视觉套件、激光雷达和雷达

2025-05-26 | 机器人, 自主移动机器人, Certus-NX

瑞苏盈科双Andromeda XRU50 RFSoC模块架构：构建先进实时频谱监测解决方案

瑞苏盈科推出的基于双Andromeda XRU50 RFSoC模块架构的实时频谱监测解决方案，以 “双芯协同” 为核心，实现了从信号采集到分析的全链路技术突破

2025-05-23 | 瑞苏盈科, Andromeda-XRU50, RFSoC, 实时频谱监测

工业以太网从站控制器DEMO介绍

智多晶工业以太网从站控制器DEMO是基于智多晶SA5Z-50-D0-7F484C FPGA开发，SA5Z-50-D0-7F484C FPGA不仅有丰富的逻辑资源而且内嵌了MCU硬核。

2025-05-22 | 工业以太网, 智多晶

FPGA市场进入新拐点：Microchip降价背后的逻辑与风向

库存压力、AI边缘崛起、市场重构……30%价格调整折射出FPGA产业的深层变化

2025-05-22 | FPGA, Microchip, PolarFire, 首页推荐

Rightware 与 AMD 携手定义下一代沉浸式智能座舱

该参考设计搭载 AMD 汽车平台，采用 AMD 锐龙嵌入式处理器与 AMD Versal™ 自适应 SoC，提供车规级高性能计算能力

2025-05-21 | Rightware, AMD, 智能座舱

Microchip推出成本优化的高性能PolarFire® Core FPGA 和 SoC产品

PolarFire Core 器件价格降低30%，同时保留了经典 PolarFire系列市场领先的能效、安全性和可靠性

2025-05-21 | Microchip, PolarFire, FPGA

燃动湾区！2025紫光同创Workshop火热启航

5月，一年一度的紫光同创Workshop系列活动正式启航，硬核产品发布、干货技术分享及精彩应用案例展示，燃动湾区，为深圳和广州两地开发者带来了一场FPGA技术交流盛宴！

2025-05-20 | 紫光同创, FPGA

开启工业4.0：集成EtherCAT和莱迪思FPGA实现高级自动化

随着工业领域向实现工业4.0的目标不断迈进，市场对具备弹性连接、低功耗、高性能和强大安全性的系统需求与日俱增。

2025-05-19 | 工业4.0, EtherCAT, FPGA, 莱迪思

瑞苏盈科FPGA赋能Lynx SAI50 MLSoC：边缘人工智能与FPGA性能的完美结合

Lynx SAI50采用50 TOPS机器学习加速器 (MLA)，在69.6mmx45mm的紧凑外形中提供高性能AI处理能力

2025-05-16 | 瑞苏盈科, FPGA, Lynx-SAI50, 人工智能

通过 AMD Vivado™ Design Suite 五步迁移到 Versal™ 架构

AMD Versal自适应 SoC 架构通过异构加速和硬 IP集成提供卓越的系统性能功耗比。但当开发者想从上一代 FPGA 迁移时如何确保最佳结果呢?

2025-05-16 | Vivado, Versal, AMD

Quartus® Prime Pro 25.1 版本正式发布！

全面支持全新 AgiexT 3 FPGA，为开发者构建高性能、低功耗的边缘和嵌入式应用提供更先进的工具

2025-05-15 | Quartus, Altera

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer