技术 | FPGA 开发圈

AMD FPGA – 久经考验

AMD 7 系列器件生命周期延长至 2040 年，AMD UltraScale+™ 器件生命周期延长至 2045 年，AMD Versal™ 自适应 SoC 供应至 2045 年以后

2024-10-18 | AMD, FPGA, 每日头条

FPGA是什么——它的工作原理及其用途

FPGA与其他定制或半定制的集成电路不同，其自身的灵活性使其可以通过下载软件进行编程和重新编程

2024-10-18 | FPGA, 莱迪思

Versal DDRMC DDR4/LPDDR4如何使用内部时钟源

在Vesal器件的DDRMC DDR4/LPDDR4接口上，控制器的系统时钟源通常是由片外的差分时钟所提供的

2024-10-17 | Versal, 时钟源, 每日头条, AMD

如何通俗的理解 I²C、SPI、USB、UART、RS232

理解I²C、SPI、USB、UART、RS232这些通信协议，可以把它们比作不同的"语言"或"方式"，让电子设备相互交流

2024-10-17 | 通信协议

基于CrossLink-NX FPGA的核心板电路设计

今天分享的核心板采用LATTICE公司CrossLink-NX系列的LIFCL-17-7MG121C作为主控制器，特别适合MIPI总线的开发

2024-10-16 | CrossLink-NX, FPGA, 明德扬

如何利用FPGA技术革新视觉人工智能应用？

嵌入式视觉人工智能应用通过在边缘实现高度复杂的实时视频流处理和决策，正在为各行各业带来变革。

2024-10-15 | FPGA, 人工智能, 嵌入式视觉, 瑞苏盈科, 首页推荐

基于Arria 10 FPGA的核心板电路研制

本文给大家介绍一下来自Intel的FPGA Arria 10以及明德扬研发的一款Arria 10的核心板电路设计。

2024-10-14 | Arria, 明德扬, FPGA

闪耀北京和西安，智多晶技术研讨会圆满收官

“2024智多晶FPGA技术研讨会”西安站和北京站圆满落幕，吸引了来自通信、电力、工业、汽车、投资、政府等领域大量专业观众参会交流，共同学习和探讨

2024-10-14 | 智多晶, XiST, FPGA

HqFpga软件使用小技巧二则

智多晶EDA工具HqFpga软件经过更新和改进，增加了一些实用的小技巧，旨在帮助用户更便捷地操作软件并提升工作效率

2024-10-12 | HqFpga, EDA, 智多晶

LVDS是一种电平标准，为什么又是视频接口？

BT656、SDI 和 LVDS 都是用于传输视频信号的接口或标准，虽然它们的应用场景和传输方式有所不同

2024-10-12 | LVDS, 视频接口, 电平标准

如何调试PCIE 中ATS 失效消息

本文提供了针对 PCIe 系统中 ATS（地址翻译服务）失效消息问题（ATS Invalidation message）的排查指南

2024-10-10 | PCIe, ATS失效, 每日头条

Speedster7t FPGA简介

Speedster7t器件拥有多达32个业界最高性能的SerDes接口，可在1-112 Gbps的速率上运行。

2024-10-10 | Speedster7t, Achronix

如何防止掉电状况下的系统出错？

本文介绍了电压监控器的功能、输入和输出基础以及高性能电源监控产品的其他基础知识。

2024-10-09 | 电压监控器, ADI

利用VESA DSC IP解决视频接口带宽增长难题

随着电子产品中图像和视频的分辨率不断增加，需要更大的带宽进行传输。然而，传输带宽的增长速度远远落后于图像分辨率的增长速度

2024-10-09 | DSC, 视频接口, 北格逻辑, 首页推荐

一文读懂NPU

“NPU” 代表什么？它能做什么？你需要了解的有关这项新兴技术的信息。

2024-10-08 | NPU

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。