FPGA 开发圈 | 电子创新网

Vivado 2017调用Modelsim仿真

Vivado是Xilinx公司的FPGA开发工具，熟悉Xilinx的工程师应该对ISE比较不陌生，但是随着时代的发展，FPGA芯片进步很快，Xilinx也已经宣布不再对ISE进行更新，这就意味着Vivado将在以后的发展中逐渐取代ISE，所以掌握好Vivavo的使用，是一个FPGA工程师必备的技能。今天的文章主要是讲解怎么调用Modelsim进行仿真

2019-03-21 | Vivado 2017, Modelsim, Vivado仿真

【赛灵思技术日演讲PPT下载】：赛灵思助力实现前所未有的流媒体和娱乐终端体验

Xilinx 消费电子市场营销总监豊毅 (Bob Feng)分享《赛灵思助力实现前所未有的流媒体和娱乐终端体验》

2019-03-21 | 流媒体, 娱乐终端, 赛灵思技术日

ZynqNet解析（七）实现于BRAM上的Cache

背景：我们需要仿照ZynqNet的模式构造卷积的IPcore用于FPGA的优化。目的：搞懂zynqNet的cache的实现。

2019-03-21 | ZynqNet, BRAM

【赛灵思技术日演讲PPT下载】：工业物联网 - 端云共舞决胜工业 4.0

Xilinx 工业与医疗市场营销经理翁羽翔分享《工业物联网 - 端云共舞决胜工业 4.0》

2019-03-20 | 工业物联网, 工业4.0

【师资培训●西安站】2019 Xilinx FPGA师资周末集训营与您相约西安

为了满足老师们学习新技术的需求，依元素科技将于2019年3月30-31日在西安开展每月一次的FPGA师资周末集训营，本集训营完全免费，没有费用的压力，让您可以每期都参加直到您熟悉为止。

2019-03-20 | FPGA师资培训, 依元素科技

MPSoC EV H.265编解码性能

MPSoC EV 系列支持H.265编解码。在规格中，1080p编解码都可以达到8路1080p30，总体相当于1080p240。使用2018.3 VCU TRD 实际测试，性能更好。按如下测试，编码每路的帧率达到达到45，总体相当于1080p350；解码总体相当于1080p390。编码时，每路的CPU负载在15%左右

2019-03-20 | MPSoC, H.265编解码器

利用Xilinx HLS将C++代码快速部署于FPGA（Cordic算法）

据观察，HLS的发展呈现愈演愈烈的趋势，随着Xilinx Vivado HLS的推出，HLS可以在一定程度上降低FPGA的入门门槛（不用编写RTL代码），也可以在某些场合加速设计与验证（例如在FPGA上实现OpenCV函数），但个人还是喜欢直接从RTL入手，这样可以更好的把握硬件结构

2019-03-20 | Vivado HLS, Cordic算法, FPGA

FPGA实践教程（八）PS与PL共享DDR

很多时候需要PS与PL共享DDR作为global memory，例如卷积之中，PS将weight in与feature写入DDR，然后PL调用DDR进行运算，再将结果写入DDR进行下一次迭代。

2019-03-20 | FPGA实践教程, DDR

【问题描述】：我的 SD 在 SD1 上，没在 SD0 上，所以我不能从这引导。怎样才能把 FSBL 交给 SD？【解决方案】： SD: 1) 在 FSBL main.c 文件中，您可以通过进行以下修改将 BootModeRegister 在第 376 行的值强制设为 SD_MODE： /* * Read bootmode register */ // comment out these... 阅读详情

2019-03-19 | eMMC, SD

ZYNQ Linux操作系统移植说明文档

ZYNQ上面移植Linux操作系统包括四个部分，uboot,devicetree,kernel,ramdisk。其中uboot类似于bios，负责对设备进行简单的初始化，devicetree以树的形式对zynq相连的硬件设备进行描述，kernel是加载的操作系统内核，ramdisk是操作系统启动之后挂载的文件系统。

2019-03-19 | LINUX, 系统移植

Python高手都知道的内置函数，你不知道就low了

python内置了一些非常巧妙而且强大的内置函数，对初学者来说，一般不怎么用到，我也是用了一段时间python之后才发现，哇还有这么好的函数，这个函数都是经典的而且经过严格测试的,可以一下子省了你原来很多事情，代码不仅简洁易读了很多，而且不用自己去闭门造车.既方便了自己又减少了bug

2019-03-19 | python, 函数

【赛灵思技术日演讲PPT下载】：Alveo – 为数据中心注入新的活力

赛灵思大中华区业务拓展总监朱勇在赛灵思技术日上分享《Alveo – 为数据中心注入新的活力》

2019-03-19 | Alveo

Vivado使用技巧（30）：使用时序约束向导

利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束，给出一些缺少的时序约束的建议。时序约束向导的前11页按照3个目录给出不同种类的时序约束，下表给出一个大致介绍

2019-03-19 | Vivado, 时序约束

【视频】戴姆勒与 Xilinx 开展 AI 合作

来自 Xilinx 的 Ralph Wittig 和戴姆勒 UI 功能高级经理 Volker Entenmann 讨论了他们两年来的全球合作，以及 Xilinx 技术如何助力梅赛德斯-奔驰 CLA 实现全新 MBUX 内部辅助系统的高级 AI 处理功能

2019-03-18 | 戴姆勒, Xilinx, AI技术

高速运动平台弹速补偿的FPGA实现方法

近年来，现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)技术飞速发展，集成度越来越高，功耗、成本不断降低，特别是在并行处理、流水线设计、可重构等方面具有独一无二的优势，使其逐渐在雷达信号处理领域中占据重要地位。本文使用FPGA对距离徙动校正算法进行了硬件实现，具有实时性高，处理速度快，精度高等特点

2019-03-18 | FPGA

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer