ZYNQ开发（二）GPIO配置
judy 在 周日, 04/28/2019 - 09:49 提交
ZYNQ的GPIO由4个BANK组成，其体系结构如图1所示。其中Bank0有32个GPIO引脚，Bank1有22个引脚，共54个GPIO引脚直接通过MIO连接到PS上，每个引脚可以通过寄存器的设置来确定该引脚为输入、输出或者中断，因为54个MIO引脚直接连接在PS上，像其他普通ARM一样，不需要通过XPS进行硬件配置，直接通过SDK编程即可
Zynq
Zynq开发（一）新建工程
judy 在 周四, 04/25/2019 - 16:10 提交
1. 打开vivado2017.4，在出现的对话框中选择创建一个工程，如图所示。这一步是为了创建一个ZYNQ的工程。2. 点击创建工程后，出现对话框如图所示，然后点击对话框中的下一步。这一步表示这是一个创建工程的向导，通过该向导去新建一个工程。3，此时会出现一个对话框如图所示，这一步给工程命名，并且确定工程的保存路径
学会Zynq（4）GPIO中MIO的使用方法
judy 在 周二, 04/23/2019 - 09:29 提交
本文将介绍PS部分GPIO中MIO的使用。本文先通过一个控制LED闪烁的实例体会MIO的用法，学习GPIO相关结构体与API函数的使用；然后再系统讲解GPIO的相关概念。
学会Zynq（3）Zynq的软件开发基础知识
judy 在 周三, 04/10/2019 - 10:00 提交
上一篇简单解释了Zynq配置的相关概念，本文将对Zynq-7000的软件开发进行简单介绍。如果设计者已经对ARM的开发方法很熟悉，上手Zynq的软件开发也会更快，相关概念理解起来也更快。
学会Zynq（2）Zynq-7000处理器的配置详解
judy 在 周二, 04/02/2019 - 14:23 提交
上篇中介绍了Xilinx FPGA嵌入式开发的基本概念和软件特性，并以Hello World为例给出了一个操作流程，熟悉该流程相当重要。上一篇中只是简单说明了每一步应该执行哪些操作，本文将详细介绍每一步的具体含义和涉及到的相关概念。
学会Zynq（1）搭建Zynq-7000 AP SoC处理器
judy 在 周五, 03/29/2019 - 09:13 提交
本系列将讲述如何使用Vivado完成基于Zynq平台的嵌入式系统设计。一个完整的嵌入式系统设计要考虑硬件、软件、FPGA设计三个部分。Xilinx为了尽量简化设计流程，提供如下两个主要设计工具
ZYNQ SOC 入门基础（二）MIO 实验
judy 在 周一, 03/18/2019 - 09:30 提交
ZYNQ7000 系列芯片有54个MIO（multiuse I/O），它们分配在ＧPIO的Bank0和NBank1 隶属于PS的部分，这些IO与PS直接相连。不需要添加引脚约束，MIO信号对PL部分是透明的，不可见。所以对MIO的操作可以看是对纯PS的操作
ZYNQ SOC 入门基础（一）：Hello World 实验
judy 在 周一, 03/11/2019 - 09:51 提交
ZYNQ是一款SOC芯片，其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。从本节开始，进行ZYNQ的SOC学习。
ZYNQ ZCU102视频编码开发
judy 在 周三, 01/23/2019 - 11:40 提交
ZCU102实时YUV码流输出方案：将摄像头采集的数据，输出YUV的码流数据！功能：将实时YUV码流在ZCU102BSP上编码H265,通过RTP传输协议将H265视频数据打包发送到客服端，客服端上设置H265相关参数（IP、端口号、时钟频率等）在sdp文件中,使用VLC播放实时的H265码流
ZYNQ+Vivado2015.2系列（十五）AXI Timer 用户定时器中断控制LED
judy 在 周一, 01/21/2019 - 09:47 提交
前面的中断学习中我们学了按键，GPIO，Timer，是时候把它们整合到一起了。今天我们混合使用PS/PL部分的资源，建立一个比较大的系统