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技术
PLL技术在动态调频与展频功能的应用
在FPGA设计中，PLL因其高精度、灵活性和可编程性而得到广泛应用，本文将深入探讨PLL技术在FPGA中的动态调频与展频功能应用。
2025-06-19 |
PLL技术
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时钟管理
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智多晶
机器视觉、机器人、工业应用？有了Kria SOM，一切搞定！
我们聊的是AMD的Kria SOM（系统模块）系列产品，“Kria”这个名字旨在传递“创造力”之意。
2025-06-17 |
机器视觉
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机器人
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KRIA
用RTL实现对DDR的BERT测试
本文通过用RTL实现Fibonacci LSFR，对DDR实现误码率测试。并在RTL中实现注入错误码元的功能，模拟误码的情况
2025-06-17 |
RTL
,
DDR
,
BERT
YunSDR小课堂-AIE编程指南(第54讲)
在某些情况下，如果您没有在每次调用内核时消耗相当于缓冲区端口的数据，或者如果您没有在每次调用时产生相当于缓冲区端口的数据
2025-06-16 |
YunSDR
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AIE编程
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威视锐
基于AMD Versal器件实现PCIe5 DMA功能
本期文章《基于AMD Versal器件实现PCle5 DMA功能》，诚邀您率先了解如何利用Versal强大性能实现高速数据传输！
2025-06-16 |
Versal
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PCIe5.0
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VPK120
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首页推荐
通过热管理与硬核 IP 实现效率突破
在本文中，笔者将探讨 AMD 在芯片架构和热管理方面的一些创新，并说明这些创新如何帮助开发者打造更加高效、紧凑的产品。
2025-06-13 |
热管理
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Versal
智多晶PLL使用注意事项
本文将深入探讨智多晶PLL在实际应用中的关键注意事项，帮助工程师规避常见设计风险。
2025-06-12 |
智多晶
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锁相环
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Sealion
YunSDR小课堂-AIE编程指南(第53讲)
输入和输出缓冲区表示连续存储在图块的物理存储器上的数据块，并且可以由图中的内核使用。这些数据的来源可以是产生它们的其他内核
2025-06-11 |
YunSDR
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AIE编程
GT IBERT 环回测试
环回测试通过生成流量并将其发送回原先的流量来源，以测试系统功能与性能。
2025-06-10 |
环回测试
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IBERT
AMD Versal™ 自适应 SoC 的 CPM PCIE 模式下，跟踪 ATS 失效请求报文
本篇文章提供了解决 ATS 失效请求报文问题的故障排除步骤，主要聚焦在 CQ 接口上未显示主机发送的报文的情况。
2025-06-06 |
Versal
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AMD
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ATS
YunSDR小课堂-AIE编程指南(第52讲)
一个AI引擎程序必须包括一个用C++编写的数据流图规范。自适应数据流（ADF）图是具有单个AI引擎内核或通过数据流连接的多个AI引擎内核的网络
2025-06-05 |
YunSDR
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AIE编程
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Graph编程
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威视锐
PetaLinux 先决条件第 2 部分：将自定义配方/层和程序包添加到根文件系统中
本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。
2025-06-03 |
Petalinux
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AMD
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每日头条
高速串行接口调试难？XSBERT一键搞定误码率与眼图扫描！
XSBERT——专为FPGA高速收发器设计的调试利器，帮你一键生成误码率报告、实时扫描眼图，轻松验证链路稳定性！
2025-05-28 |
高速串行接口
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XSBERT
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智多晶
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首页推荐
UltraScale/UltraScale+：异步模式的适用时机及其使用方式
在 UltraScale/UltraScale+ 中引入了 RXTX_BITSLICE。该原语用于捕获和接收 XPIO IOB。
2025-05-27 |
UltraScale
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UltraScale+
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AMD
YunSDR小课堂-AIE编程指南(第51讲)
AI引擎API为基于向量的矩阵乘法提供了一个aie：：mmul类模板。多个中间矩阵相乘的结果被累加以给出最终结果。
2025-05-27 |
YunSDR
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AI引擎
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API
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