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让对手仰望的“算力怪兽”来了！AMD 128核心/256线程EPYC 9754处理器独家测试

2023-09-13 | AMD, EPYC, 9754处理器

异步FIFO设计思路，阅读并理解这篇文章，你可称为异步FIFO大拿

2023-09-13 | FIFO设计, 异步FIFO, 跨时钟域

Vivado增量编译：加速FPGA设计实现的利器

2023-09-12 | Vivado, 增量编译, FPGA设计

Xilinx DDR3学习总结——2、MIG exmaple直接上板

2023-09-12 | DDR3, MIG

异步FIFO设计前传：同步FIFO的设计思路

2023-09-11 | 异步FIFO, 跨时钟域

为什么DDR3/4不需要设置input delay和output delay？

2023-09-11 | DDR3

基于FPGA的RGMII接口设计（二）——MAC的设计

2023-09-11 | FPGA, RGMII接口, Mac

解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（三）

2023-09-08 | Vivado综合, XDC

在FPGA上快速搭建以太网

2023-09-08 | FPGA, 以太网, Artix-7, lwIP

Xilinx DDR3学习总结——1、MIG核设置

2023-09-08 | DDR3, MIG

解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（二）

2023-09-07 | Vivado综合, XDC, Verilog

为什么格雷码可以辅助解决多bit跨时钟域的问题​？读完这篇文章，你就会进一步了解事情的本质

2023-09-07 | 跨时钟域, 格雷码

解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（一）

2023-09-06 | Vivado, XDC, 综合, Verilog

如何让级联的UltraRam获得最佳时序性能

2023-09-05 | UltraRAM, XPM, URAM

基于FPGA的RGMII接口设计（一）——GMII到GRMII的转换

2023-09-05 | FPGA, RGMII